JPH02277141A - 二重化システム - Google Patents
二重化システムInfo
- Publication number
- JPH02277141A JPH02277141A JP1099784A JP9978489A JPH02277141A JP H02277141 A JPH02277141 A JP H02277141A JP 1099784 A JP1099784 A JP 1099784A JP 9978489 A JP9978489 A JP 9978489A JP H02277141 A JPH02277141 A JP H02277141A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- cpu
- data
- peripheral control
- memories
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 48
- 230000002093 peripheral effect Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229930091051 Arenine Natural products 0.000 description 1
- 101100168914 Schizosaccharomyces pombe (strain 972 / ATCC 24843) pcu4 gene Proteins 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は二重化システムの改良に関し、特に系の切換え
時のメモリのデータに関する。
時のメモリのデータに関する。
（従来の技術）
従来、この種の二重化システムでは系の切換え時にメモ
リ内容のデータのコピーが必要であった。
リ内容のデータのコピーが必要であった。
・”汀２図は、従来方式による二重化システムの一列を
示すブロック１凶である。第２図に訃いて、９゜１３は
それぞれ中央部＝１１．ｌＪｉ！（以後、ＣＰＵと称す
る。）、１０．１４はそれぞれメモリ、１１゜１５はそ
れぞれ共通バス、１２．１６はそれぞれ周辺制御装置（
以後、ＰＣＵと称する。）である。
示すブロック１凶である。第２図に訃いて、９゜１３は
それぞれ中央部＝１１．ｌＪｉ！（以後、ＣＰＵと称す
る。）、１０．１４はそれぞれメモリ、１１゜１５はそ
れぞれ共通バス、１２．１６はそれぞれ周辺制御装置（
以後、ＰＣＵと称する。）である。
ここで、ＣＰＵ５、メモリ・１０、ならびにＰＣＵ１２
は運用系を形成し、（：’ｐＬＴ’１３、メモリ１４、
ならびにＰＣＵＩ Ｂは待機系を形成する。
は運用系を形成し、（：’ｐＬＴ’１３、メモリ１４、
ならびにＰＣＵＩ Ｂは待機系を形成する。
通常動作の場合、運用系のメモリ９の内容は待機系のメ
モリ１４に反映されないので、系の切換え時にはＰＣＵ
Ｉ ２と、ＰＣＵＩ ８とを通してメモＩＪ １０の内
容をメモリ１４に吸上げる必要がある。
モリ１４に反映されないので、系の切換え時にはＰＣＵ
Ｉ ２と、ＰＣＵＩ ８とを通してメモＩＪ １０の内
容をメモリ１４に吸上げる必要がある。
（発明が解決しようとする課題）
上述した従来の二重化システムでは、系の切換え時にメ
モリ内容のデータをコピーする手間が不可欠であるとい
う欠点がある。
モリ内容のデータをコピーする手間が不可欠であるとい
う欠点がある。
本発明の目的は、自系のメモリにデータを書込むと同時
に１他系のメモリにもデータが書込まれるようにし、常
に自系と他系とでともにメモリ内容を同一にしておくこ
とにより上記欠点を除去し、系の切換え時にメメリ内容
をコピーする必要のないよう忙構成した二重化システム
を提供することにある。
に１他系のメモリにもデータが書込まれるようにし、常
に自系と他系とでともにメモリ内容を同一にしておくこ
とにより上記欠点を除去し、系の切換え時にメメリ内容
をコピーする必要のないよう忙構成した二重化システム
を提供することにある。
（課題を解決するための手段）
本発明による二重化システムは第１１および第２の系と
、データ送受信手段とを具備して構成したものである。
、データ送受信手段とを具備して構成したものである。
＠１の系は第１の中央処理装置と、第１のメモリと、第
１の周辺制御装置とを備え、第１の共通パスにより相互
ＫＷｅ続して構成したものである。
１の周辺制御装置とを備え、第１の共通パスにより相互
ＫＷｅ続して構成したものである。
第２の系はｆａ２の中央処理装置と、第２のメモリと、
第１の周辺制御装置に接続されていて第１の周辺制御装
置との間で運用／待機系の切換えを行うことができる第
２の周辺制御装置とを備え、＠２の共通パスにより相互
に接続して構成し九ものである。
第１の周辺制御装置に接続されていて第１の周辺制御装
置との間で運用／待機系の切換えを行うことができる第
２の周辺制御装置とを備え、＠２の共通パスにより相互
に接続して構成し九ものである。
データ送受信手段は、第１（あるいは第２）のメモリに
データを書込むと、同時に第２（あるいは第１）のメモ
リにデータが書込まれるように１第１および第２のメモ
リの相互間で制限なくデータを授受するためのものであ
る。
データを書込むと、同時に第２（あるいは第１）のメモ
リにデータが書込まれるように１第１および第２のメモ
リの相互間で制限なくデータを授受するためのものであ
る。
（実権例）
次に１本発明について図面を参照して説明する。
第１図は、本発明による二重化システムの一実施例を示
すブロック図である。
すブロック図である。
第１図において、１．ｓはそれぞれＣＰＵ、２゜８はそ
れぞれメモリ、３．７はそれぞれ共通パス、４．８はそ
れぞれＰＣＵである。
れぞれメモリ、３．７はそれぞれ共通パス、４．８はそ
れぞれＰＣＵである。
第１図において、ＣＰＵ１、メモリ２、ならびにＰＣＵ
４は運用系を形成し、ＣＰＵ５、メモリ８、ならびにＰ
ＣＵＳは待機系を形成する。共通パス３はＣＰＵＩと、
メモリ２と、ＰＣＵ４とを相互に接続し、共通パス７は
ＣＰＵ６と、メモリＢと、ＰＣＵ８とを相互に接続する
。
４は運用系を形成し、ＣＰＵ５、メモリ８、ならびにＰ
ＣＵＳは待機系を形成する。共通パス３はＣＰＵＩと、
メモリ２と、ＰＣＵ４とを相互に接続し、共通パス７は
ＣＰＵ６と、メモリＢと、ＰＣＵ８とを相互に接続する
。
ＣＰＵＩとＣＰＵ５とは同じ形式のものであり、メモリ
２とメモリ８とは同じ形式のものであり、ＰＣＵ４とＰ
ＣＵ８とは同じ形式のものである。
２とメモリ８とは同じ形式のものであり、ＰＣＵ４とＰ
ＣＵ８とは同じ形式のものである。
メモリ２，６は相互にローカルパスによって接続されて
いるため、メモリ２に書込まれたデータはメモリ８にも
書込まれる。ＰＣＵ４とＰＣＵＩＩとは、同らかのパス
を介して相互に接続されており、このパスにより系の切
換えや、待機系から運用系へのヘルスチェックが制御さ
れる。
いるため、メモリ２に書込まれたデータはメモリ８にも
書込まれる。ＰＣＵ４とＰＣＵＩＩとは、同らかのパス
を介して相互に接続されており、このパスにより系の切
換えや、待機系から運用系へのヘルスチェックが制御さ
れる。
通常の場合、運用系のメモリ２と待機系のメモリＢとの
内容は一致しているので、即座に系を切換えることがで
きる。
内容は一致しているので、即座に系を切換えることがで
きる。
（発明の効果）
以上説明したように本発明は、自系のメモリにデータを
書込むと同時に、他系のメモリにもデータが書込まれる
ようにすることにより、系の切換え時にメモリの内容を
コピーする手間を省く仁とができるという効果がある。
書込むと同時に、他系のメモリにもデータが書込まれる
ようにすることにより、系の切換え時にメモリの内容を
コピーする手間を省く仁とができるという効果がある。
第１図は、本発明による二重化システムの一実施例を示
すブロック図である。 第２図は、従来技術による二重化システムの一列を示す
ブロック図である。 １．５，９．１３・・・ＣＰＵ ２．８．１Ｇ、１４・拳・メモリ ！、７，１１，１５・番・共通パス ４．８．１２．１８−Φ・ＰＣＵ 特許出頌人 日本電気株式会社 代理人 弁理士 井ノ ロ 壽
すブロック図である。 第２図は、従来技術による二重化システムの一列を示す
ブロック図である。 １．５，９．１３・・・ＣＰＵ ２．８．１Ｇ、１４・拳・メモリ ！、７，１１，１５・番・共通パス ４．８．１２．１８−Φ・ＰＣＵ 特許出頌人 日本電気株式会社 代理人 弁理士 井ノ ロ 壽
Claims (1)
- 第１の中央処理装置、第１のメモリ、ならびに第１の周
辺制御装置を備え、第１の共通バスにより相互に接続し
て構成した第１の系と、第２の中央処理装置、第２のメ
モリ、ならびに前記第１の周辺制御装置に接続されてい
て前記第１の周辺制御装置との間で運用／待機の系の切
換えを行うことができる第２の周辺制御装置を備え、第
２の共通バスにより相互に接続して構成した第２の系と
、前記第１あるいは第２のメモリにデータを書込むと、
同時に前記第２あるいは第１のメモリにデータが書込ま
れるように前記第１および第２のメモリの相互間で制限
なくデータを授受するためのデータ送受信手段とを具備
して構成したことを特徴とする二重化システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1099784A JPH02277141A (ja) | 1989-04-18 | 1989-04-18 | 二重化システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1099784A JPH02277141A (ja) | 1989-04-18 | 1989-04-18 | 二重化システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02277141A true JPH02277141A (ja) | 1990-11-13 |
Family
ID=14256567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1099784A Pending JPH02277141A (ja) | 1989-04-18 | 1989-04-18 | 二重化システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02277141A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5920884U (ja) * | 1982-07-28 | 1984-02-08 | 日本ビクター株式会社 | 槽体洗浄装置 |
| JPS6475727A (en) * | 1987-09-16 | 1989-03-22 | Toto Ltd | Washhand basin |
-
1989
- 1989-04-18 JP JP1099784A patent/JPH02277141A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5920884U (ja) * | 1982-07-28 | 1984-02-08 | 日本ビクター株式会社 | 槽体洗浄装置 |
| JPS6475727A (en) * | 1987-09-16 | 1989-03-22 | Toto Ltd | Washhand basin |
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