JPS63149748A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置における記憶装置に係わり、特
に複数のモジュールからなる記憶装置に関する。

〔従来の技術〕

従来、この種の複数のモジュールからなる記憶装置では
、個々のモジュールに物理アドレスと対応した固有−の
モジュールアドレスが割り当てられていた。各々のモジ
ュールは、読み出しあるいは書き込みアドレスがモジュ
ールアドレスと一致したときに読み出しあるいは書き込
みを行う。更に応答信号以外に、読み出し時は要求元へ
データおよびエラー信号を転送し、書き込み時はエラー
信号を転送する。各々のモジュールは、読み出しあるい
は書き込みアドレスがモジュールアドレスと一致しない
ときには、−切の動作を中止していた。

〔発明が解決しようとする問題点〕

上述した従来の記憶装置は、モジュールアドレスのみで
読み出しあるいは書き込みを実行するモジュールの定義
をしていたので、複数のモジュールを使用した二重化メ
モリを実現することが困難であった。従って、信頼度の
高いメモリ装置を構成することが不可能であるという欠
点がある。

そこで、本発明の目的は、二重化メモリを容易に実現す
ることができ、信頼度の高いメモリ装置を構成すること
ができるようにした記憶装置を提供することにある。

〔問題点を解決するための手段〕

本発明は、同一バス上に接続された複数のモジュール（
メモリモジュール）からなる記憶装置において、（ｉ）
アドレス信号の一部で定義されるモジュールアドレスが
相異なるように与えられたときは、すべてのモジュール
が書き込みあるいは読み出しおよびバスへの所定情報の
転送を行い、（ｉｉ）２以上ｎ個のモジュールに同一の
モジ５−ルアドレスが与えられたときにこのモジュール
アドレスとは異なるアドレス信号の一部で区別されたｎ
−１個のモジュールは、書き込みおよび読み出し動作時
、バス上に一部の情報を転送しないように構成してなる
ものである。

従って、２以上ｎ個のモジュールに同一のモジュールア
ドレスが与えられた時に、書き込みあるいは読み出し動
作およびバスへの所定の情報の転送動作をする１個のモ
ジュールと、書き込みあるいは読み出し動作のみ実行し
、バス上に一部の情報転送動作を行わないｎ−１個のモ
ジュールを選択的に得ることにより、二重化メモリを容
易に実現することができ、信頼度の高いメモリ装置を構
成できる。更に使用されるメモリ内容によりメモリ装置
の一部だけ二重化メモリとすることもできメモリ資源の
有効活用が図られる。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明による記憶装置の一実施例を示すシステ
ム接続図である。

同図において、アドレス・データバス１は記憶装置２と
他のプロセッサ、例えば中央処理装置（ＣＰ［Ｊ）３、
入出力制御装置（ＩＯＰ）４とを接続するためのもので
ある。なお、アドレスバスとデータバスは別々のバスと
なっていてもよい。

第１のメモリモジュール６−１〜第Ｎのメモリモジュー
ル６−Ｎは記憶装置２を構成している。

第２図は、第１図のアドレス・データバス（以下、単に
バスという。）１のアドレスビットを示すビット配列図
である。ビットは待機優先順位指定ビットとモジュール
アドレスビットおよびチップアドレスビットから構成さ
れている。

ここにモジュールアドレスビットとチップアドレスビッ
トは従来技術と同じであり、この図の例では、ＩＧＢ　
（キガバイト）まで指定できるようになっている。待機
優先順位指定ビットは、二重化メモリ装置用のビットで
ある。通常の使い方で、各メモリモジュールが各々個別
のモジュールアドレスを与えられ、読み出しあるいは書
き込みを実行する場合には、各メモリモジュールに対す
るアドレスビット中の待機優先順位指定ビットは例えば
すべて“０”である。なお、この例では、待機優先順位
指定ビットは２ビツトであるが、必要に応じて変えるこ
とができる。

次に、二重化メモリ装置を構成する場合について説明す
る。今仮に、第１のメモリモジュール６−１と第２のメ
モリモジュール６−２とが二重化メモリを構成し、第Ｎ
のメモリモジュールＦｉ−Ｎが他の固有メモリであると
する。この場合、各々のアドレスは次のように与えられ
る。ここでｒＸＪ印は任意であることを示す。

第１のメモリモジュール６−１ 第２のメモリモジュール６−２ ０１０ＱＯＯＯＯＯＯＯＸＸ・・・・・・×第Ｎのメモ
リモジュール５−Ｎ ００００００００００１ｘＸ・・・・・・×今、もし、
ＣＰＵ３からバス１を介して記憶装置７に転送されると
、第１のメモリモジュール６−１は、読み出しあるいは
書き込み動作を実行し、必要に応じバス１上に応答信号
も転送する。更に読み出し時には、読み出しデータおよ
びエラー信号をバス１上に転送する。これに対し、第２
のメモリモジュール６−２は、モジュールアドレスが同
じなので、読み出しおよび書き込み動作については実行
するが、待機優先順位指定ビットが異なるので、応答信
号を含めバス１上へは一部信号を転送しない。すなわち
二重化メモリ装置における待機メモリの役割を果たす。

一方、第Ｎのメモリモジュール６−Ｎは、モジュールア
ドレスビットが異なるため、ＣＰＬＩ３から上記アドレ
スが転送されてもこれを全く無視し、何もしない。

以上の説明から、待機メモリとしてのメモリモジュール
を複数個設けることも容易である。

さて、今もし、第１のメモリモジュール６−１が壊れる
と、ＣＰＵ３はこれを検知し、次のアクセスで、アドレ
スビット ０１０００００００００ＸＸ・・・・・・×を転送する
ことになる。これにより今まで待機メモリであった第２
のメモリモジュール６−２が第１のメモリモジュール６
−１のバックアップを行い、システムはジョブを中断す
ることがない。従ってシステムの信頼度が高く維持され
る。

以上の説明から判るように、アドレスビットに従来技術
のモジュールアドレスビットと異なる待機優先順位指定
ビットを定義し、このビットの指定により、読み出しあ
るいは書き込み動作およびバスｌ上への転送動作をする
メモリモジュールと、読み出しおよび書き込み動作のみ
実行し、バスｌ上に一部の転送動作を行わないメモリモ
ジュールを選択的に得ることにより、二重化メモリを容
易に実現でき信頼度の高いメモリ装置を構成することが
できる。

〔発明の効果〕

上述したように本発明によれば、モジュールアドレスと
は異なるアドレス信号の一部で新たな指定ビットを設け
ることにより、二重化メモリを容易に実現することがで
き、信頼度の高いメモリ装置を構成することができる。

更に本発明によれば、モジュールメモリの特徴を生かし
、使用されるメモリ内容により記憶装置の一部だけ二重
化することもでき、メモリ資源の有効活用にも大いに役
立つなどの効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例を示すシステム接続図、第２
図は第１図に示すアドレス・データバスのアドレスビッ
ト配列図である。 ■・・・・・・アドレス・データバス、２・・・・・・
記憶装置、 ３・・・・・・中央処理装置（ＣＰＵ）、６−１〜６−
Ｎ・・・・・・メモリモジュール。 出　　願　　人 日本電気株式会社 代　　理　　人

Claims (1)

【特許請求の範囲】
1. 同一バス上に接続された複数のモジュールからなる記憶
   装置において、アドレス信号の一部で定義されるモジュ
   ールアドレスが相異なるように与えられたときは、すべ
   てのモジュールが書き込みあるいは読み出しおよびバス
   への所定情報の転送を行い、２以上ｎ個のモジュールに
   同一の前記モジュールアドレスが与えられたときに前記
   モジュールアドレスとは異なるアドレス信号の一部で区
   別されたｎ−１個のモジュールは、書き込みおよび読み
   出し動作時、バス上に一部の情報を転送しないように構
   成したことを特徴とする記憶装置。