JPH0460748A - プロセッサ拡張方式 - Google Patents
プロセッサ拡張方式Info
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- JPH0460748A JPH0460748A JP17084590A JP17084590A JPH0460748A JP H0460748 A JPH0460748 A JP H0460748A JP 17084590 A JP17084590 A JP 17084590A JP 17084590 A JP17084590 A JP 17084590A JP H0460748 A JPH0460748 A JP H0460748A
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- Japan
- Prior art keywords
- memory access
- arithmetic processing
- access control
- adp
- request
- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
- G06F13/1663—Access to shared memory
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプロセッサ拡張方式に関し、特に演算処理装置
とメインメモリ装置とメモリアクセス制御装置とからな
る情報処理装置における演算処理装置の接続台数を拡張
するプロセッサ拡張方式に関する。
とメインメモリ装置とメモリアクセス制御装置とからな
る情報処理装置における演算処理装置の接続台数を拡張
するプロセッサ拡張方式に関する。
従来、この種のマルチプロセッサ方式の情報処理装置で
は、例えば第３図に示すように、メモリアクセス制御装
置（以下、ＭＣＵと略記する）３００は、メインメモリ
装置（以下、ＭＭＵと略記する）４００と複数の演算処
理装置（以下、ＥＰＵと略記する）１０〜４０とに接続
され、ＥＰＵ１０〜４０からのメモリアクセス要求（リ
クエスト）を処理する。ＭＣＵ３００は、ＥＰＵＩＯ〜
４０からのリクエストを受は付けるリクエスト受付部３
０１と、リクエスト受付部３０１に接続されメモリアク
セス制御を行うメモリアクセス制御部３０２と、メモリ
アクセス制御部３０２に接続されＥＰＵＩＯ〜４０から
のリクエストに対する必要なリプライ情報を送出するリ
プライ制御部３０３とを含んで構成されている。
は、例えば第３図に示すように、メモリアクセス制御装
置（以下、ＭＣＵと略記する）３００は、メインメモリ
装置（以下、ＭＭＵと略記する）４００と複数の演算処
理装置（以下、ＥＰＵと略記する）１０〜４０とに接続
され、ＥＰＵ１０〜４０からのメモリアクセス要求（リ
クエスト）を処理する。ＭＣＵ３００は、ＥＰＵＩＯ〜
４０からのリクエストを受は付けるリクエスト受付部３
０１と、リクエスト受付部３０１に接続されメモリアク
セス制御を行うメモリアクセス制御部３０２と、メモリ
アクセス制御部３０２に接続されＥＰＵＩＯ〜４０から
のリクエストに対する必要なリプライ情報を送出するリ
プライ制御部３０３とを含んで構成されている。
ＥＰＵＩ Ｏ〜４０からＭＣＵ３００に対してメモリア
クセス要求（リクエスト）が出されると、ＭＣＵ３００
は、リクエスト受付部３０１でそのリクエストを受は付
ける。受は付けられたリクエストが複数の場合には、リ
クエスト受付部３０１は、１つのリクエストに絞り、メ
モリアクセス制御部３０２に送る。
クセス要求（リクエスト）が出されると、ＭＣＵ３００
は、リクエスト受付部３０１でそのリクエストを受は付
ける。受は付けられたリクエストが複数の場合には、リ
クエスト受付部３０１は、１つのリクエストに絞り、メ
モリアクセス制御部３０２に送る。
メモリアクセス制御部３０２は、リクエスト受付部３０
１から送られてきたリクエストに従ってＭＭＵ４００に
対してメモリアクセスを行い、リクエストに応じて必要
な情報をメモリから読み出し、または書き込み、メモリ
アクセス終了通知と必要な情報とをリプライ制御部３０
３に送る。
１から送られてきたリクエストに従ってＭＭＵ４００に
対してメモリアクセスを行い、リクエストに応じて必要
な情報をメモリから読み出し、または書き込み、メモリ
アクセス終了通知と必要な情報とをリプライ制御部３０
３に送る。
リプライ制御部３０３は、メモリアクセス制御部３０２
から送られてきたメモリアクセス終了通知と必要な情報
とに基づいてリプライ情報の送出先を判定し、ＥＰＬＩ
Ｉ Ｏ〜４０の対応する装置に対して必要なリプライ情
報を送る。すなわち、Ｅｐｕｉｏ〜４０からのリクエス
トがリードであればＭＭＵ４００からのリードデータを
送り、ライトであればＭＭＵ４００に対する書込みが終
了したことを通知する。
から送られてきたメモリアクセス終了通知と必要な情報
とに基づいてリプライ情報の送出先を判定し、ＥＰＬＩ
Ｉ Ｏ〜４０の対応する装置に対して必要なリプライ情
報を送る。すなわち、Ｅｐｕｉｏ〜４０からのリクエス
トがリードであればＭＭＵ４００からのリードデータを
送り、ライトであればＭＭＵ４００に対する書込みが終
了したことを通知する。
上述した従来のマルチプロセ、す方式の情報処理装置で
は、演算処理装置とメモリアクセス制御装置とが直接接
続されていたので、通常の小規模構成の場合で演算処理
装置を１台しか接続しない場合や最大接続数の演算処理
装置を接続しない場合でも、接続される演算処理装置の
最大数のインタフェースをメモリアクセス制御装置にあ
らかしめ用意しなければならず、未使用のハードウェア
のためにコストアンプになる欠点がある。
は、演算処理装置とメモリアクセス制御装置とが直接接
続されていたので、通常の小規模構成の場合で演算処理
装置を１台しか接続しない場合や最大接続数の演算処理
装置を接続しない場合でも、接続される演算処理装置の
最大数のインタフェースをメモリアクセス制御装置にあ
らかしめ用意しなければならず、未使用のハードウェア
のためにコストアンプになる欠点がある。
本発明の目的は、上述の点に鑑み、演算処理装置とメモ
リアクセス制御装置との間に演算処理装置側のインタフ
ェース条件とメモリアクセス制御装置側のインタフェー
ス条件とを同一としたプロセッサ拡張アダプタを用い、
演算処理装置の接続台数に応じてプロセンサ拡張アダプ
タの台数を選択して必要な台数の演算処理装置を接続す
るようにしたプロセッサ拡張方式を捷供することにある
。
リアクセス制御装置との間に演算処理装置側のインタフ
ェース条件とメモリアクセス制御装置側のインタフェー
ス条件とを同一としたプロセッサ拡張アダプタを用い、
演算処理装置の接続台数に応じてプロセンサ拡張アダプ
タの台数を選択して必要な台数の演算処理装置を接続す
るようにしたプロセッサ拡張方式を捷供することにある
。
本発明のプロセッサ拡張方式は、複数の演算処理装置と
、メインメモリ装置と、演算処理装置とメインメモリ装
置とに接続され演算処理装置がらのメモリアクセス要求
を処理するメモリアクセス制御装置とから構成された情
報処理装置において、演算処理装置側のインタフェース
条件とメモリアクセス制御装置側のインタフェース条件
とを演算処理装置とメモリアクセス制御Ｉ装置との間の
インタフェース条件と同一にしたプロセッサ拡張アダプ
タを介して演算処理装置とメモリアクセス制御装置とを
接続し演算処理装置の接続台数を拡張することを特徴と
する。
、メインメモリ装置と、演算処理装置とメインメモリ装
置とに接続され演算処理装置がらのメモリアクセス要求
を処理するメモリアクセス制御装置とから構成された情
報処理装置において、演算処理装置側のインタフェース
条件とメモリアクセス制御装置側のインタフェース条件
とを演算処理装置とメモリアクセス制御Ｉ装置との間の
インタフェース条件と同一にしたプロセッサ拡張アダプ
タを介して演算処理装置とメモリアクセス制御装置とを
接続し演算処理装置の接続台数を拡張することを特徴と
する。
本発明のプロセッサ拡張方式では、プロセッサ拡張アダ
プタは演算処理装置側のインタフェース条件とメモリア
クセス制御装置側のインタフェース条件とを演算処理装
置とメモリアクセス制御装置との間のインタフェース条
件と同一にしであるので、プロセッサ拡張アダプタを介
して演算処理装置とメモリアクセス制御装置とを接続す
ることができ、プロセッサ拡張アダプタの台数を選択す
ることにより演算処理装置の接続台数を適宜拡張するこ
とが可能となる。
プタは演算処理装置側のインタフェース条件とメモリア
クセス制御装置側のインタフェース条件とを演算処理装
置とメモリアクセス制御装置との間のインタフェース条
件と同一にしであるので、プロセッサ拡張アダプタを介
して演算処理装置とメモリアクセス制御装置とを接続す
ることができ、プロセッサ拡張アダプタの台数を選択す
ることにより演算処理装置の接続台数を適宜拡張するこ
とが可能となる。
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明の一実施例に係るプロセッサ拡張方式
が適用された情報処理装置の構成を示すブロック図であ
る。この情報処理装置は、４台のＥＰＬＩＩｏ、２０．
３０および４ｏと、これら４台（７）ＥＰＵＩｏ、２０
．３０および４ｏを２台ずつ接続する２台のプロセッサ
拡張アダプタ（以下、ＡＤＰと略記する）１００および
２００と、これら２台のＡＤＰｌｏｏおよび２００を接
続する１台（７）ＭＣＵ３００と１．−７７）ＭＣＵ３
００に接続された１台のＭＭＵ４００とから構成されて
いる。
が適用された情報処理装置の構成を示すブロック図であ
る。この情報処理装置は、４台のＥＰＬＩＩｏ、２０．
３０および４ｏと、これら４台（７）ＥＰＵＩｏ、２０
．３０および４ｏを２台ずつ接続する２台のプロセッサ
拡張アダプタ（以下、ＡＤＰと略記する）１００および
２００と、これら２台のＡＤＰｌｏｏおよび２００を接
続する１台（７）ＭＣＵ３００と１．−７７）ＭＣＵ３
００に接続された１台のＭＭＵ４００とから構成されて
いる。
ＡＤＰ１００４！、接続されたＥＰＬＩＩＯおよび２０
からのリクエストを選択するリクエスト選択部１０１と
、ＡＤＰ Ｉ ＯＯを制御するアダプタ制御部１０２と
、リプライ情報を接続されたＥＰＵＩＯおよび２０に振
り分けるリプライ振分部１０３とを含んで構成されてい
る。
からのリクエストを選択するリクエスト選択部１０１と
、ＡＤＰ Ｉ ＯＯを制御するアダプタ制御部１０２と
、リプライ情報を接続されたＥＰＵＩＯおよび２０に振
り分けるリプライ振分部１０３とを含んで構成されてい
る。
ＡＤＰ２００は、接続されたＥＰＵ３０および４０から
のリクエストを選択するリクエスト選択部２０１と、Ａ
ＤＰ ２００を制御するアダプタ制御部２０２と、リプ
ライ情報を接続されたＥＰＵ３０および４０に振り分け
るリプライ振分部２０３とを含んで構成されている。
のリクエストを選択するリクエスト選択部２０１と、Ａ
ＤＰ ２００を制御するアダプタ制御部２０２と、リプ
ライ情報を接続されたＥＰＵ３０および４０に振り分け
るリプライ振分部２０３とを含んで構成されている。
ＭＣＵ３００は、ＥＰＵＩ Ｏ〜４０（ＡＤＰＩｏｏお
よび２００）からのリクエストを受は付けるリクエスト
受付部３０１と、リクエスト受付部３０１に接続されメ
モリアクセス制御を行うメモリアクセス制御部３０２と
、メモリアクセス制御部３０２に接続されＥＰＵＩｏ、
２０．３０および４０ （ＡＤＰｌｏｏおよび２００）
からのリクエストに対する必要なリプライ情報を送出す
るリプライ制御部３０３とを含んで構成されている。
よび２００）からのリクエストを受は付けるリクエスト
受付部３０１と、リクエスト受付部３０１に接続されメ
モリアクセス制御を行うメモリアクセス制御部３０２と
、メモリアクセス制御部３０２に接続されＥＰＵＩｏ、
２０．３０および４０ （ＡＤＰｌｏｏおよび２００）
からのリクエストに対する必要なリプライ情報を送出す
るリプライ制御部３０３とを含んで構成されている。
なお、本実施例では、ＭＣＵ３００には、ＥＰＵを２台
分接続するインタフェースがあらかしめ用意されており
、これら２台分のインタフェースにＡＤＰ １００およ
び２００がそれぞれ接続されている。
分接続するインタフェースがあらかしめ用意されており
、これら２台分のインタフェースにＡＤＰ １００およ
び２００がそれぞれ接続されている。
次に、このように構成された本実施例のプロセッサ拡張
方式の動作について説明する。
方式の動作について説明する。
ＡＤＰ ｌ ００のリクエスト選択部１０１は、２台の
ＥＰＵＩＯおよびＥＰＵ２０に接続され、ＥＰＵＩＯお
よびＥＰＵ２０からのそれぞれのリクエストを受は付け
て、どちらか一方のリクエストを選択する。このとき、
２台のＥＰＵＩＯおよび２０から同時にリクエストが出
された場合には、リクエスト選択部１０１は、選択され
なかった側のＥＰＵのリクエストを保持する機能も有す
る。
ＥＰＵＩＯおよびＥＰＵ２０に接続され、ＥＰＵＩＯお
よびＥＰＵ２０からのそれぞれのリクエストを受は付け
て、どちらか一方のリクエストを選択する。このとき、
２台のＥＰＵＩＯおよび２０から同時にリクエストが出
された場合には、リクエスト選択部１０１は、選択され
なかった側のＥＰＵのリクエストを保持する機能も有す
る。
そして、リクエスト選択部１０１は、選択したリクエス
トをＭＣＵ３００に送る。
トをＭＣＵ３００に送る。
ＭＣＵ３００は、ＡＤＰ １００から送られてきたリク
エストをリクエスト受付部３０１で受は付け、メモリア
クセス制御部３０２に送る。
エストをリクエスト受付部３０１で受は付け、メモリア
クセス制御部３０２に送る。
メモリアクセス制御部３０２は、リクエスト受付部３０
１から送られてきたリクエストに従ってＭＭＵ ４００
に対してメモリアクセスを行い、リクエストに応して必
要な情報をメモリから読み出し、または書き込み、メモ
リアクセス終了通知と必要な情報とをリプライ制御部３
０３に送る。
１から送られてきたリクエストに従ってＭＭＵ ４００
に対してメモリアクセスを行い、リクエストに応して必
要な情報をメモリから読み出し、または書き込み、メモ
リアクセス終了通知と必要な情報とをリプライ制御部３
０３に送る。
リプライ制御部３０３は、メモリアクセス制御部３０２
から送られてきたメモリアクセス終了通知と必要な情報
とに基づいてＡＤＰ １００に対して必要なリプライ情
報を送出する。
から送られてきたメモリアクセス終了通知と必要な情報
とに基づいてＡＤＰ １００に対して必要なリプライ情
報を送出する。
ＡＤＰ Ｉ ＯＯでは、送られてきたリプライ情報をも
とにアダプタ制御部１０３でＥＰＵＩＯおよび２０のど
ちらのＥＰＵへのリプライ情報であるかを判定する。こ
の判定結果をもとに、リプライ振分部１０３は、ＥＰＵ
ＩＯまたはＥＰＵ２０に必要なリプライ情報を送る。
とにアダプタ制御部１０３でＥＰＵＩＯおよび２０のど
ちらのＥＰＵへのリプライ情報であるかを判定する。こ
の判定結果をもとに、リプライ振分部１０３は、ＥＰＵ
ＩＯまたはＥＰＵ２０に必要なリプライ情報を送る。
ＡＤＰ ２００側も、ＡＤＰ １００側と同様にして、
ＥＰＣＩ３０およびＥＰＵ４０に接続されていて、ＥＰ
Ｕ３０およびＥＰＵ４０からのそれぞれのリクエストを
処理する。
ＥＰＣＩ３０およびＥＰＵ４０に接続されていて、ＥＰ
Ｕ３０およびＥＰＵ４０からのそれぞれのリクエストを
処理する。
ここで、ＥＰＵＩｏ、２０．３０および４０からＡＤＰ
１００および２００へのリクエスト要求パスＡ１．Ａ
２．Ａ３およびＡ４は、同一のインタフェース条件とな
っていて、さらにこれらとＡＤＰｌｏｏおよび２００か
らＭＣＵ３００へのリクエスト要求パスＣ１およびＣ２
も同一のインタフェース条件で構成されている。また、
ＡＤＰＩｏｏおよび２００からＥＰＵＩｏ、２０．３０
および４０へのリプライ返却パスＢ１．Ｂ２．Ｂ３およ
びＢ４ならびにＭＣＵ３００からＡＤＰｌｏｏおよび２
００へのリプライ返却パスＤ１およびＤ２も同様にして
、同一のインタフェース条件で構成されている。したが
って、ＥＰＵＩｏ、２０゜３０および４０とＭＣＵ３０
０とは直接接続することも、ＡＤＰ １００および２０
０を介して接続することもできる。
１００および２００へのリクエスト要求パスＡ１．Ａ
２．Ａ３およびＡ４は、同一のインタフェース条件とな
っていて、さらにこれらとＡＤＰｌｏｏおよび２００か
らＭＣＵ３００へのリクエスト要求パスＣ１およびＣ２
も同一のインタフェース条件で構成されている。また、
ＡＤＰＩｏｏおよび２００からＥＰＵＩｏ、２０．３０
および４０へのリプライ返却パスＢ１．Ｂ２．Ｂ３およ
びＢ４ならびにＭＣＵ３００からＡＤＰｌｏｏおよび２
００へのリプライ返却パスＤ１およびＤ２も同様にして
、同一のインタフェース条件で構成されている。したが
って、ＥＰＵＩｏ、２０゜３０および４０とＭＣＵ３０
０とは直接接続することも、ＡＤＰ １００および２０
０を介して接続することもできる。
このように構成することにより、第２図（ａ）〜（ｃ）
に示すように、ＥＰＵの接続台数に応じてＡＤＰの台数
を選択することにより、必要な台数のＥＰＣＩをＭＣＵ
に接続することができる。すなわち、本実施例において
は、ＭＣＵ３００にはＥＰＵを２台分接続するインタフ
ェースがあらかしめ用意されているので、２台のＥＰＵ
ＩＯおよび２０のときにはＡＤＰを介さずにＥＰＵＩＯ
および２０をＭＣＵ３００に直接接続する（第２図（ａ
）参照）、また、３台のＥＰＵＩｏ、２０および３０の
ときには１台のＡＤＰ １００を使用して、２台のＥＰ
ＵＩＯおよび２０はＡＤＰ １００を介してＭＣＵ３０
０に接続し、１台のＥＰＵ３０はＭＣＵ３００に直接接
続する（第２図（ｂ）参照）、さらに、４台のＥＰＵＩ
ｏ、２０．３０および４０のときには２台のＡＤＰｌｏ
ｏおよび２００を使用して、２台のＥＰＵＩＯおよび２
０はＡＤＰｌｏｏを介してＭＣＵ３００に接続し、残り
の２台のＥＰＵ３０および４０はＡＤＰ２００を介して
ＭＣＵ３００に接続する（第２図（Ｃ）参照）、このよ
うに、ＭＣＵ３００には２台分のＥＰＵを接続するイン
タフェースしか用意されていなくても、ＡＤＰを使用す
ることにより必要な台数のＥＰＵを接続することができ
る。
に示すように、ＥＰＵの接続台数に応じてＡＤＰの台数
を選択することにより、必要な台数のＥＰＣＩをＭＣＵ
に接続することができる。すなわち、本実施例において
は、ＭＣＵ３００にはＥＰＵを２台分接続するインタフ
ェースがあらかしめ用意されているので、２台のＥＰＵ
ＩＯおよび２０のときにはＡＤＰを介さずにＥＰＵＩＯ
および２０をＭＣＵ３００に直接接続する（第２図（ａ
）参照）、また、３台のＥＰＵＩｏ、２０および３０の
ときには１台のＡＤＰ １００を使用して、２台のＥＰ
ＵＩＯおよび２０はＡＤＰ １００を介してＭＣＵ３０
０に接続し、１台のＥＰＵ３０はＭＣＵ３００に直接接
続する（第２図（ｂ）参照）、さらに、４台のＥＰＵＩ
ｏ、２０．３０および４０のときには２台のＡＤＰｌｏ
ｏおよび２００を使用して、２台のＥＰＵＩＯおよび２
０はＡＤＰｌｏｏを介してＭＣＵ３００に接続し、残り
の２台のＥＰＵ３０および４０はＡＤＰ２００を介して
ＭＣＵ３００に接続する（第２図（Ｃ）参照）、このよ
うに、ＭＣＵ３００には２台分のＥＰＵを接続するイン
タフェースしか用意されていなくても、ＡＤＰを使用す
ることにより必要な台数のＥＰＵを接続することができ
る。
以上説明したように本発明は、複数の演算処理装置とメ
インメモリ装置とメモリアクセス制御装置とから構成さ
れた情報処理装置において、演算処理装置とメモリアク
セス制ａｌｌ装置との間に演算処理装置側のインタフェ
ース条件とメモリアクセス制御装置側のインタフェース
条件とを同一としたプロセッサ拡張アダプタを用い、演
算処理装置の接続台数に応してプロセッサ拡張アダプタ
の台数を選択して必要な台数の演算処理装置を接続する
ことにより、必要に応したハードウェア量が選択できる
ことになり、従来のメモリアクセス制御装置にあらかし
め用意されていた無駄なインタフェースのハードウェア
を削減することができ、これによりコストを低減するこ
とができるという効果がある。
インメモリ装置とメモリアクセス制御装置とから構成さ
れた情報処理装置において、演算処理装置とメモリアク
セス制ａｌｌ装置との間に演算処理装置側のインタフェ
ース条件とメモリアクセス制御装置側のインタフェース
条件とを同一としたプロセッサ拡張アダプタを用い、演
算処理装置の接続台数に応してプロセッサ拡張アダプタ
の台数を選択して必要な台数の演算処理装置を接続する
ことにより、必要に応したハードウェア量が選択できる
ことになり、従来のメモリアクセス制御装置にあらかし
め用意されていた無駄なインタフェースのハードウェア
を削減することができ、これによりコストを低減するこ
とができるという効果がある。
第１図は本発明の一実施例に係るプロセンサ拡張方式が
適用された情報処理装置の構成を示すブロック図、 第２図（ａ）〜（ｃ）は本実施例のプロセンサ拡張方式
による演算処理装置のメモリアクセス制ａ装置への接Ｍ
Ｌｉ様をそれぞれ示す圀、第３図は従来の情報処理装置
の一例を示すブロック図である。 図において、 １０ ２０．３０．４０ ・・・演算処理装置（Ｅ Ｐ Ｕ）、 １００．２００ ・・・プロセッサ拡張アダプタ（ＡＤＰ）、１０１．２
０トリク工スト選択部、 １０２．２０２・アダプタ制御部、 １０３．２０３・リプライ振分部、 ３００・メモリアクセスＩＩＩＪＩＩ装置 （ＭＣＵ）
、３０トリク工スト受付部、 ３０２・メモリアクセス制御部、 ３０３・リプライＭ御部、 ４００・メインメモリ装置（ＭＭＵ）である。 特許出願人 日 本 電 気 株 式 会 社日本電気
エンジニアリング株式会社
適用された情報処理装置の構成を示すブロック図、 第２図（ａ）〜（ｃ）は本実施例のプロセンサ拡張方式
による演算処理装置のメモリアクセス制ａ装置への接Ｍ
Ｌｉ様をそれぞれ示す圀、第３図は従来の情報処理装置
の一例を示すブロック図である。 図において、 １０ ２０．３０．４０ ・・・演算処理装置（Ｅ Ｐ Ｕ）、 １００．２００ ・・・プロセッサ拡張アダプタ（ＡＤＰ）、１０１．２
０トリク工スト選択部、 １０２．２０２・アダプタ制御部、 １０３．２０３・リプライ振分部、 ３００・メモリアクセスＩＩＩＪＩＩ装置 （ＭＣＵ）
、３０トリク工スト受付部、 ３０２・メモリアクセス制御部、 ３０３・リプライＭ御部、 ４００・メインメモリ装置（ＭＭＵ）である。 特許出願人 日 本 電 気 株 式 会 社日本電気
エンジニアリング株式会社
Claims (1)
- 【特許請求の範囲】 複数の演算処理装置と、メインメモリ装置と、演算処理
装置とメインメモリ装置とに接続され演算処理装置から
のメモリアクセス要求を処理するメモリアクセス制御装
置とから構成された情報処理装置において、 演算処理装置側のインタフェース条件とメモリアクセス
制御装置側のインタフェース条件とを演算処理装置とメ
モリアクセス制御装置との間のインタフェース条件と同
一にしたプロセッサ拡張アダプタを介して演算処理装置
とメモリアクセス制御装置とを接続し演算処理装置の接
続台数を拡張することを特徴とするプロセッサ拡張方式
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17084590A JPH0460748A (ja) | 1990-06-28 | 1990-06-28 | プロセッサ拡張方式 |
| FR9108103A FR2664071B1 (fr) | 1990-06-28 | 1991-06-28 | Processeur d'information avec adaptateur d'extension d'interface. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17084590A JPH0460748A (ja) | 1990-06-28 | 1990-06-28 | プロセッサ拡張方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0460748A true JPH0460748A (ja) | 1992-02-26 |
Family
ID=15912395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17084590A Pending JPH0460748A (ja) | 1990-06-28 | 1990-06-28 | プロセッサ拡張方式 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0460748A (ja) |
| FR (1) | FR2664071B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0736782A (ja) * | 1993-07-20 | 1995-02-07 | Nec Corp | 記憶階層拡張システム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6226566A (ja) * | 1985-07-26 | 1987-02-04 | Fanuc Ltd | デ−タ授受方法 |
| JPS6273831A (ja) * | 1985-09-27 | 1987-04-04 | Toshiba Corp | ロ−カルエリアネツトワ−クシステム |
| JPS6415853A (en) * | 1987-07-09 | 1989-01-19 | Fujitsu Ltd | Memory access processing system |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| BE887134A (fr) * | 1979-12-14 | 1981-05-14 | Gte Automatic Electric Lab Inc | Circuit expanseur d'interruption |
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1990
- 1990-06-28 JP JP17084590A patent/JPH0460748A/ja active Pending
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1991
- 1991-06-28 FR FR9108103A patent/FR2664071B1/fr not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0736782A (ja) * | 1993-07-20 | 1995-02-07 | Nec Corp | 記憶階層拡張システム |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2664071A1 (fr) | 1992-01-03 |
| FR2664071B1 (fr) | 1997-01-31 |
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