JPH0227749A

JPH0227749A - 集積回路パターンの形成方法

Info

Publication number: JPH0227749A
Application number: JP17698088A
Authority: JP
Inventors: Shinji Sato; 佐藤　眞司
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-07-18
Filing date: 1988-07-18
Publication date: 1990-01-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕集積回路パターンの形成方法、特に、マスクスライス方
式杏用いてチップ上に機能ブロック単位のパターンを作
成することによりＬＳＩのパターンを形成する技術に関
し、プロセスの簡略化を図ってターン・アラウンド・タイム
を短縮し、歩留りの向上に寄与させることを目的とし、トランジスタ・パターンをセル単位で規則的に配列する
第１の工程と、第１のコンタクトホールのパターンおよ
び第２のコンタクトホールのパターンを共に該トランジ
スタのゲート領域およびソース・ドレイン領域のそれぞ
れに含まれるよう規則的に配置し、かつ、第１の配線パ
ターンを該ゲート領域およびソース・ドレイン領域の双
方において該第１および第２のコンタクトホールのバタ
−ンが接続されるよう配置する第２の工程と、前記第１
および第２のコンタクトホールのパターンを接続するよ
う第２の配線パターンを配置する第３の工程とを具備し
、前記第１および第２の工程において形成された固定の
パターンに対し所定の条件に基づき前記第２の配線パタ
ーンを適宜変更して集積回路パターンを形成するように
構成する。

〔産業上の利用分野〕

本発明は、集積回路パターンの形成方法に関し、特に、
マスクスライス方式を用いてチップ上に機能ブロック単
位のパターンを作成することにより大規模集積回路（Ｌ
ＳＩ）のパターンを形成する技術に関する。

〔従来の技術、および発明が解決しようとする課題〕

特定用途向は集積回路（ＡＳＩＣ）の開発方法としてマ
スクスライス方式が主流となってきているが、この方式
は、ｒｔ、ｓｔ　Ｏｎ　５ｌｉｃｅ」方式の中の固定配
線方式の一つで、プロセスの拡散工程終了までのパター
ン（ベーシック・セルと呼ばれる一定のトランジスタ・
パターン）を共通として、固定の配線パターンのみを品
種によって変更する方式である。具体的には第１３図に
示されるように、チップ１上に予めベーシック・セル２
を規則的に配列しておき、該ベーシック・セル上にアル
ミニウム（ＡＩ）の２層配線を配置しく第１３図には図
示せず）、さらにそれらのセル間の接続を固定の配線領
域３上で同じ＜ＡＩの２層配線を使用して行うようにな
っている。

第１４図にはトランジスタ・パターンの典型的な一例が
示される。同図において、■Ｄｌｌｌは高電位の電源ラ
インのパターン、ＶＳＳは低電位の電源ラインのパター
ンを表す、（ａ）は１ベーシツク・セル（−点鎖線２で
表示）に相当するトランジスタ・パターンを示し、（ｂ
）においてハツチングで示される部分Ａはトランジスタ
のゲートに相当する領域を示す。また、（ｃ　）におい
てハツチングで示される部分Ｂ、およびＢ１４はそれぞ
れトランジスタのソース・ドレイン（Ｓ／Ｄ）　Ｈ域を
形成するためのＰ型打込み領域、Ｎ型打込み領域を示す
、（ｄ）はトランジスタが形成される領域を表しており
、ハツチングで示される部分Ｃ６およびＣ０はそれぞれ
Ｐチャネル型トランジスタ、Ｃ□およびＣＨｔはそれぞ
れＮチャネル型トランジスタを示す、つまり、４個のト
ランジスタにより１ベーシツク・セル２が構成されてい
る。

このように、マスクスライス方式においては配線のパタ
ーンを様々に設計および作成することによって所望の回
路が構成されるようになっているが、その場合、−ＩＩ
には２種類のＡＩ配線のパターンと２種類のコンタクト
ホール（またはビア）のパターンを用いて所望の回路が
作成される。ここで、第１のコンタクトホール（以下、
ＮＡで表す〕は、基板に形成された機能素子（トランジ
スタ）の導電領域と第１のＡＩ＆！Ｉ　（以下、ＬＡで
表す）とを接続するための孔であり、第２のコンタクト
ホール（以下、ＮＢで表す）は、第１のＡ１配４ｓＬＡ
と第２のＡＩ配線（以下、ＬＢで表す）とを接続するた
めの孔である。

すなわち、従来のマスクスライス方式においては、固定
のトランジスタ・パターンを設定した後で配線パターン
を作成する場合、第１のＡＩ配線ＬＡを作成する工程と
、第１のコンタクトホールＮＡを作成する工程と、第２
のＡＩ配線ＬＢを作成する工程と、第２のコンタクトボ
ールＮＢを作成する工程との計４工程が必要であり、し
かも、各工程毎にそれぞれのパターンをユーザの要望あ
るいは品種に応じて変更する必要があった。

しかしながら、これら４工程のうちいくつかの工程につ
いてトランジスタ・パターンと同様に固定のパターンを
設定しておき、残りの工程についてのみパターンを様々
に作成して所望の回路を構成することができれば、その
分だけ工程が簡略化されるので、ターン・アラウンド・
タイムの短縮化という観点、ひいては歩留りの向上とい
う観点からより一層好適なものとなる。

本発明は、かかる従来技術における課題に鑑み創作され
たもので、プロセスの簡略化を図ってり−ン・アラウン
ド・タイムを短縮し、歩留りの向上に寄与させることが
できる集積回路パターンの形成方法を提供することを目
的としている。

〔課題を解決するだめの手段〕

上述した従来技術における課題を解決するために、本発
明の集積回路パターンの形成方法は、トランジスタ・パ
ターンをセル単位で規則的に配列する第１の工程と、第
１のコンタクトホールのパターンおよび第２のコンタク
トホールのパターンを共に該トランジスタのゲート領域
およびソース・ドレイン領域のそれぞれに含まれるよう
規則的に配置し、かつ、第１の配線パターンを該ゲー）
　８ｉ域およびソース・ドレイン領域の双方において該
第１および第２のコンタクトホールのパターンが接続さ
れるよう配置する第２の工程と、前記第１および第２の
コンタクトホールのパターンを接続するよう第２の配線
パターンを配置する第３の工程とを具備し、前記第１お
よび第２の工程において形成された固定のパターンに対
し所定の条件に基づき前記第２の配線パターンを適宜変
更して集積回路パターンを形成するようになっている。

〔作　用〕

上述した構成によれば、第２の配線パターンのみを様々
に作成することにより所望のＬＳＩが構成されるように
なっている。つまり、配線パターンのうち第１のコンタ
クトホール、第１の配線および第２のコンタクトホール
の３種類のパターンがトランジスタ・パターンと同様に
固定化されているので、全体のプロセスが従来形に比し
て簡略化される。これは、ターン・アラウンド・タイム
の短縮化、ひいては歩留りの向上に寄与するものである
。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

〔実施例〕

第１図（ａ）〜（ｃ）には本発明の一実施例′としての
ＬＳＩパターンの形成工程のうち主な工程が示される。

第１図（ａ）は拡散工程終了までのパターン、すなわち
トランジスタ・パターンを形成する工程を表す０図中、
２ＴＲは２つのＰチャネル型トランジスタまたはＮチャ
ネル型トランジスタからなるトランジスタ・パターン、
Ｇはゲートｆｉｌ域、Ｓ／Ｄはソース・ドレイン領域、
Ｐはフィールド領域を示す。本実施例では２つのゲート
領域と２つのソース・ドレイン領域、つまり４つのトラ
ンジスタによって１つのセルが構成される。

つまりこの工程では、トランジスタ・パターン２ＴＲが
セル単位で規則的に配列される。

第１図（ｂ）は第１のコンタクトホール、すなわちＮＡ
のパターン、および第２のコンタクトホール、すなわち
ＮＢのパターンを形成する工程を表す。図中、小さい○
で示される部分は第１のコンタクトホールのパターンＮ
Ａ、大きいＯで示される部分は第２のコンタクトホール
のパターンＮＢを表す。

この工程では、第１のコンタクトホールのパターンＮＡ
および第２のコンタクトホールのパターンＮＢ、ＮＡは
共に、トランジスタのゲート領域Ｇおよびソース・ドレ
イン領域Ｓ／Ｄのそれぞれに含まれるように規則的に配
置される。

第１図（ｃ）は第１の＾！配線、すなわちＬＡのパター
ンを形成する工程を表す。図中、小さいＯで示される部
分は第１のコンタクトホールのパターンＮＡ、大きいＯ
で示される部分は第２のコンタクトホールのパターンＮ
Ｂ、　　１本の細い実線で示される部分（＋）はＬＡの
パターンを示し、特にＶＤＤで示されるＬＡのパターン
は高電位の電源ライン（電圧は５Ｖ）、Ｖｓｓで示され
るしＡのパターンは低電位の電源ライン（電圧はＯＶ）
を表す。

この工程では、配線パターンＬＡ　（電源ラインを除く
）は、トランジスタのゲーＨｉ域Ｇおよびソース・ドレ
イン領域Ｓ／Ｄの双方において第１および第２のコンタ
クトホールのパターンＮＡＳＮＢが接続されるように配
置される。また、電源ラインのための配線パターンＬＡ
は、ソース・ドレインＢＭ域Ｓ／Ｄに配置された第２の
コンタクトホールのパタ−ンＮＢの上を通過するように
一方向（図示の例では紙面に対して縦方向）に形成され
る。

従って、第１および第２のコンタクトホールのパターン
ＮＡ、　ＮＢを接続するように配線パターンＬＢを適宜
配置し、その配置形態を所定の条件に基づいて適宜変更
することにより、所望とするＬＳＩを構成することがで
きる。

以下、第１図の工程に基づき作成される機能ブロック単
位の各種パターンについて、第２図〜第１２図を参照し
ながら説明する。

’７１７４２　図（ａ）〜（Ｃ）は１つのインバータに
より構成される反転回路の構成を示す。同図（ａ）にお
いて、−本の太い実線で示される部分（１）は第２のＡ
Ｉ配線のパターンＬＢを表す。つまり、この配線パター
ンＬＢによって第１、第２のコンタクトホールのパター
ンＮＡ、　ＮＢが接続される。この回路パターンを等価
的に示したものが（ｂ）に示され、更にそれをゲート表
示によって示したものが（ｃ）に示される。図中、対応
する箇所には同じ参照符号が付されている。

同様に、第３図（ａ）〜（ｃ）は２つのインバータによ
り構成される反転回路の構成、第４図（ａ）〜（ｃ）は
２人力ナンドゲートの構成、第５図（ａ）〜（ｃ）は３
人力ナンドゲートの構成、第６図（ａ）〜（ｃ）は４人
力ナンドゲートの構成、第７図（ａ）〜（ｃ）は１つの
２人力アンドゲートおよび１つの２人カッアゲートによ
って構成される３人力のゲート回路の構成、第８図（ａ
）〜（ｃ）は１つの３人力アンドゲートおよび１つの２
人カッアゲートによって構成される４人力のゲート回路
の構成、第９図（ａ）〜（ｃ）は２つの２人力アンドゲ
ートおよび１つの２人カッアゲートによって構成される
４人力のゲート回路の構成、第１０図（ａ）〜（ｃ）は
１つの２人力アンドゲートおよび１つの３人カッアゲー
トによって構成される４人力のゲート回路の構成、第１
１図（ａ）〜（ｃ）は１つの２人力オアゲート、１つの
２人力アンドゲートおよび１つの２人カッアゲートによ
って構成される４人力のゲート回路の構成、そして、第
１２図（ａ）〜（ｃ）はトランスファゲートＴＧの構成
を示す。

上述した実施例では、ＬＡの配線パターンを、トランジ
スタのゲート領域およびソース・ドレイン領域の双方に
おいて第１および第２のコンタクトホールのパターンＮ
Ａ、　ＮＢが接続されるように配置した後、ＬＢの配線
パターンを適宜配置することによって所望゛とする回路
を構成する場合について説明したが、本発明の要旨から
も明らかなようにそれに限定されない０例えば、ＬＢの
配線パターンを、トランジスタのゲーＨＩ域およびソー
ス・ドレイン領域の双方において第１および第２のコン
タクトホールのパターンＮＡ、　ＮＢが接続されるよう
に配置した後、冒の配線パターンを適宜配置することに
よって所望とする回路を構成するようにしてもよい。

〔発明の効果〕

従来はＮＡ、　ＬＡ、　ＮＢおよびＬＢの４工程に対し
てそれぞれのパターンをユーザの要望あるいは品種に応
じて変更する必要があったが、本発明の集積回路パター
ンの形成方法によれば、ＬＢ　（またはＬＡ）のパター
ンを適宜変更するだけで所望の集積回路パターンを形成
することができる。

このように、全体のプロセスが従来形に比して大幅に簡
略化されるので、ターン・アラウンド・タイムの短縮化
、ひいては歩留りの向上に大いに寄与させることができ
る。

【図面の簡単な説明】

第１図（ａ）〜（ｃ）は本発明の一実施例としてのＬＳ
Ｉパターンの形成方法を説明するための工程図、第２図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第１の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、第３図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第２の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、第４図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第３の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、第５図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第４の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、第６図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第５の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、第７図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第６の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、第８図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第７の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、第９図（ａ）〜（ｃ）は第１図の工程に基づき作成され
る機能ブロック単位のパターンの第８の例を示す図で、
（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）はゲ
ート表示による回路図、第１Ｏ図（ａ）〜（ｃ）は第１図の工程に基づき作成さ
れる機能ブロック単位のパターンの第９の例を示す図−
で、−（ａ）はパター−ン図、（ｂ）は等価回路図、（
ｃ）はゲー斗表示による回路図、第１１図（ａ）〜（ｃ）は第１図の工程に基づき作成さ
れる機能ブロック単位のパターンの第１０の例を示す図
で、（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）
はゲート表示による回路図、第１２図（ａ）〜（ｃ）は第１図の工程に基づき作成さ
れる機能ブロック単位のパターンの第１１の例を示す図
で、（ａ）はパターン図、（ｂ）は等価回路図、（ｃ）
はゲート表示による回路図、第１３図（ａ）および（ｂ）はマスクスライス方式を説
明するための図、第１４図はトランジスタ・セルの典型的な一例を示すパ
ターン図、である。（符号の説明）２ＴＲ・・・トランジスタ・パターン、ＮＡ、　ＮＢ・
・・コンタクトホールのパターン、ＬＡ、　ＬＢ・・・
配線パターン、Ｇ・・・トランジスタのゲート６１域、Ｓ／Ｄ・・・ト
ランジスタのソース・ドレイン領域。

Claims

【特許請求の範囲】トランジスタ・パターン（２ＴＲ）をセル単位で規則的
に配列する第１の工程と、第１のコンタクトホールのパターン（ＮＡ、ＮＢ）およ
び第２のコンタクトホールのパターン（ＮＢ、ＮＡ）を
共に該トランジスタのゲート領域（Ｇ）およびソース・
ドレイン領域（Ｓ／Ｄ）のそれぞれに含まれるよう規則
的に配置し、かつ、第１の配線パターン（ＬＡ、ＬＢ）
を該ゲート領域およびソース・ドレイン領域の双方にお
いて該第１および第２のコンタクトホールのパターンが
接続されるよう配置する第２の工程と、前記第１および第２のコンタクトホールのパターンを接
続するよう第２の配線パターン（ＬＢ、ＬＡ）を配置す
る第３の工程とを具備し、前記第１および第２の工程において形成された固定のパ
ターンに対し所定の条件に基づき前記第２の配線パター
ンを適宜変更して集積回路パターンを形成するようにし
たことを特徴とする集積回路パターンの形成方法。