JPH0329341A

JPH0329341A - 半導体集積回路のレイアウト方法

Info

Publication number: JPH0329341A
Application number: JP1162654A
Authority: JP
Inventors: Koji Inagaki; 孝次稲垣
Original assignee: Dai Nippon Printing Co Ltd
Current assignee: Dai Nippon Printing Co Ltd
Priority date: 1989-06-27
Filing date: 1989-06-27
Publication date: 1991-02-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、配置．配線プログラムを使用したスタンダ
ードセル方式による半導体集積回路のレイアウト方法に
関するものである。

〔従来の技術〕

現在のスタンダードセル方式による半導体集積回路のレ
イアウト技術としては、人が手で作成したセルレイアウ
トと、そのセルのセル名．セル枠，端子名，端子位置な
どの情報を自動配置配線プログラムにライブラリとして
登録し、ネットリスト人力によりセルの配置，配線を行
い、マスクパターンを発生するものが知られている。

第６図は従来技術によるチップレイアウトの一部を示す
図である。この図で、Ｃ１〜Ｃ７は各セルを示し、０１
〜０５は出力端子、■１〜Ｉ５は入力端子、１１は第１
層配線、１２は第２層配線、１３は前記第１層配線１１
と第２層配線１２のコンタクト部である。

〔発明が解決しようとする課題〕

上記従来の技術においては、各セルＣ１〜Ｃ７が固定さ
れたものであり、各端子位置はセルレイアウトに依存し
ており、その端子位置によっては、第６図に示すように
配線パターンが交差し、このままでは機械的，電気的に
両配線が接続されてしまうので、例えば、一方を第１層
配線１１とし、他方を層を異ならせるためのコンタクト
部１３を打って第２層配線１２とすることが必要になっ
たり、部分的に配線密度が高くなるなど、マスクパター
ン全体の面積が増大してしまうという問題点があった。

この発明は、上記問題を解決するためになされたもので
、配線領域での配線長および配線数を減少させ、面積の
小さな半導体集積回路のレイアウトを得ることができる
半導体集積回路のレイアウト方法を提供することを目的
とする。

（課題を解決するための手段）この発明にかかる半導体集積回路のレイアウト方法は、
セルライブラリ内のセルが配置，配線プログラムから与
えられた情報に合せセルレイアウトを変形し、配置．配
線プログラムが仮配置．配線後、各セルへの配線が最短
で交差数が最小の位置を検出し、その結果をセルライブ
ラリに与え、再度配置，配線を行うものである。

そして、隣り合ったセルが配線される場合には、配置，
配線用プログラムより与えられた条件により、セル配置
のみで結線が行われるようにセルライブラリ内のセルレ
イアウトを行うようにしたものである。

〔作用〕

この発明においては、配置，配線プログラムが最適な端
子位置をセルに指定し、それに合わせセルレイアウトを
変化させ、配線が最短で交差数が最小となるようにする
。

また、セルが隣り合った場合は、配線を要することなく
セル配置のみで結線が行われる。

（実施例）以下、この発明の実施例を図面を用いて説明する。

第１図はこの発明の一実施例を示すフローチャート、第
２図はこの発明によるレイアウトを示す。第３図（ａ）
はこの発明に使用するスタンダードセルの一例を示し、
第３図（ｂ）は、第３図（ａ）の端子位置変更後の一例
を示しており、第４図（ａ）．（ｂ）は、第３図（ａ）
．（ｂ）の実際のレイアウト例、第５図はこの発明のハ
ードウエア構成の一例を示す図である。

第３図，第４図において、第３図（ａ），第４図（ａ）
はこの発明によるセルのデフォルト図であり、セル枠２
１上の×印で示す２２および２３は、変更可能な端子で
ある。この場合、全ての可能位置にすべての端子が移動
できなくてもよく、各端子２２．２３は、どの端子位置
に出すことができるのかを情報として持っている。第３
図（ｂ），第４図（ｂ）は、第３図（ａ），第４図（ａ
）のセルに端子情報を与えた後のセル図を示している。

第５図において、３１はＣＲＴ等のディスプレイ、３２
は演算装置、３３はソフトウエアライブラリデータ、３
４はキーボード入力装置、３５は記憶媒体としての磁気
ディスクである。

次に第１図に基づいて、この発明の半導体集積回路のレ
イアウト方法について説明する。なお、第１図中の（１
）〜（９）は各ステップを示す。

まず、ネットリストを入力し（１）、また、セル名，セ
ル枠．端子名，各端子を引き出すことのできる位置など
のセルデータをライブラリとして登録する（２）。

次に、配置，配線プログラムはネットリストに合わせて
セルのデフォルトの形態を使用し、仮配置，配線を行い
（３）、続いて隣り合ったセルに配線されている信号を
検出し、その信号の人力端子がセルを並べることにより
接続可能となる位置へ移動可能かどうかを各々のセルの
端子情報から検索し（４）、互いに可能な場合に各セル
に端子の移動情報を与える（５）。次に各セルについて
、そのセルに接続されている信号が互いに交差している
かを検出し、交差している場合に、端子位置移動により
交差をなくすことができるかどうかを検出する。交差を
なくすことが可能な場合、その位置へ端子が移動可能か
どうかを検出し、すべて可能な場合に端子の移動情報を
セルに与える。以上のような端子位置変更を行った上で
、再び仮配線を行う。

この走査を端子位置の変更を行う必要のなくなるまで繰
り返し、それによって作成されたセルの情報を用いて最
終配置．配線を行う（６）セルデータと最適端子位置指
定データとからセルレイアウト変形を行い（７）、ステ
ップ（６）で得られた最終の配置，配線に基づきセル割
付けを行い（８）、そのデータをレイアウトデータとし
て記憶する（９）。

第６図の従来のスタンダードセル方式を用いて作成した
レイアウトの一部と同一部分をこの発明により作成した
ものを第２図に示す。第６図のセルＣ１の端子０１、セ
ルＣ２の端子Ｉｆ，０２、セルＣ３の端子Ｉ３をセル側
面の適当な位置に端子を出すことにより、配線領域への
配線をなくすことができ、セルＣ３の端子Ｉ２，Ｉ３お
よびＩ４，Ｉ５を入れ替えることにより、配線のコンタ
クトによる切り返しをなくし、全体として面積の小さな
レイアウト図を与えることができる。

以上のようにしてできたレイアウトおよび各配置された
セルの端子情報により、配置．配線のレイアウトの各セ
ルに、セルの端子情報を参照しつつ、各セルを割り付け
、従来の方法よりも面積の小さな半導体集積回路のレイ
アウトを得ることができる。

（発明の効果）以上説明したように、この発明は、セルライブラリ内の
セルが配置．配線プログラムから与えられた情報に合せ
セルレイアウトを変形し、配置，配線プログラムが仮配
置，配線後、各セルへの配線が最短で交差数が最小の位
置を検出し、その結果をセルライブラリに与え、再度配
置，配線を行うようにしたので、切り返しのためのコン
タクト数および配線長の減少により、配線領域の面積を
減少でき、面積の小さなレイアウト図を得ることができ
る。

また、隣り合ったセルの場合にはセル配置のみで結線を
行うことができる等の利点を有する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すフローチャート、第
２図はこの発明によるレイアウトを示す図、第３図（ａ
）はこの発明に使用するスタンダードセルの一例を示す
図、第３図（ｂ）は、第３図（ａ）の端子位置変更後の
一例を示す図、第４図（ａ）．（ｂ）は、第３図（ａ）
．（ｂ）の実際のレイアウトの例を示す図、第５図はこ
の発明のハードウエア構成の一例を示す図、第６図は従
来のスタンダードセル方式を用いて作成したレイアウト
を示す図である、図中、Ｃ１〜Ｃ７はセル、２１はセル枠、２２．２３は
変更可能な端子、３１はディスプレイ、３２は演算装置
、３３はソフトウエアライブラリデータ、３４はキーボ
ード入力装置、３５は磁気ディスクである。弟図第２図第５図蔦４図（ａ）（ｂ）弟６図

Claims

【特許請求の範囲】

（１）配置、配線プログラムを使用したスタンダードセ
ル方式による半導体集積回路のレイアウト方法において
、セルライブラリ内のセルが配置、配線プログラムから
与えられた情報に合せセルレイアウトを変形し、配置、
配線プログラムが仮配置、配線後、各セルへの配線が最
短で交差数が最小の位置を検出し、その結果を前記セル
ライブラリに与え、再度配置、配線を行うことを特徴と
する半導体集積回路のレイアウト方法。
（２）隣り合ったセルが配線される時、配置、配線用プ
ログラムより与えられた条件により、セル配置のみで結
線が行われるようにセルライブラリ内のセルレイアウト
を行うことを特徴とする請求項（１）に記載の半導体集
積回路のレイアウト方法。