JPH02278866A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02278866A JPH02278866A JP1100781A JP10078189A JPH02278866A JP H02278866 A JPH02278866 A JP H02278866A JP 1100781 A JP1100781 A JP 1100781A JP 10078189 A JP10078189 A JP 10078189A JP H02278866 A JPH02278866 A JP H02278866A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
- H10D84/0116—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including integrated injection logic [I2L]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/645—Combinations of only lateral BJTs
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、ウォッシュド・エミッタ構造を持っＮＰＮ）
ランジスタとＩ Ｉ Ｌ （ＩｎｔｅｇｒａｔｅｄＩｎ
ｊｅｃｔｉｏｎ Ｌｏｇｉｃ）とを共存させた半導体装
置に関する。
ランジスタとＩ Ｉ Ｌ （ＩｎｔｅｇｒａｔｅｄＩｎ
ｊｅｃｔｉｏｎ Ｌｏｇｉｃ）とを共存させた半導体装
置に関する。
（ロ）従来の技術
ウォッシュド・エミッタ方式は半導体基体中に拡散され
た不純物が基体中で縦方向のみならず横方向にも拡散す
ることから、基体表面における不純物拡散領域が不純物
拡散孔よりも大となるという現象に着目したものであり
、これについてはたとえば特開昭６３−２０８２７０号
公報に記載されている。この方式の概要は、第４図を参
照しコレクタ領域（１）表面に形成したベース領域（２
）の表面にエミッタ不純物Ａ、を拡散する過程でエミッ
タ領域（３）表面に生成された薄い絶縁膜（５）をエッ
チ液で完全に洗い落し、第５図に示すように前工程で形
成したエミッタ不純物拡散用の孔をそのままエミッタ電
極（６）フンタクト用の孔として利用するものである。
た不純物が基体中で縦方向のみならず横方向にも拡散す
ることから、基体表面における不純物拡散領域が不純物
拡散孔よりも大となるという現象に着目したものであり
、これについてはたとえば特開昭６３−２０８２７０号
公報に記載されている。この方式の概要は、第４図を参
照しコレクタ領域（１）表面に形成したベース領域（２
）の表面にエミッタ不純物Ａ、を拡散する過程でエミッ
タ領域（３）表面に生成された薄い絶縁膜（５）をエッ
チ液で完全に洗い落し、第５図に示すように前工程で形
成したエミッタ不純物拡散用の孔をそのままエミッタ電
極（６）フンタクト用の孔として利用するものである。
（４）は絶縁膜（ＳｉＯｍ）である。
従ってウォッシュド・エミッタ方式でベース・フンタク
ト用孔開けだけを写真蝕刻技術で形成すればよいため、
極めて微小寸法のエミッタを有するトランジスタを容易
に形成できるという利点を有する。
ト用孔開けだけを写真蝕刻技術で形成すればよいため、
極めて微小寸法のエミッタを有するトランジスタを容易
に形成できるという利点を有する。
一方、ＩＩＩ、はバイポーラ集積回路に共存可能なロジ
ック素子であり、その基本構造は第６図に示す通りであ
る。即ち、Ｐ型半導体基板（１１）上のエピタキシャル
層（１２）を分離領域（１３）で分離した島領域（１４
）の表面にＰ型のインジェクタ領域（１５）とＰ型のベ
ース領域（１６）を形成し、ベース領域（１６）表面に
Ｎ＋型のコレクタ領域（１７）を形成したものである。
ック素子であり、その基本構造は第６図に示す通りであ
る。即ち、Ｐ型半導体基板（１１）上のエピタキシャル
層（１２）を分離領域（１３）で分離した島領域（１４
）の表面にＰ型のインジェクタ領域（１５）とＰ型のベ
ース領域（１６）を形成し、ベース領域（１６）表面に
Ｎ＋型のコレクタ領域（１７）を形成したものである。
（１ｇ）はＮ＋型埋込層、（１９）はＮ′″型カラー
領域、（２０）は酸化膜、（２１）は電極である。
領域、（２０）は酸化膜、（２１）は電極である。
この構造において、Ｐ型インジェクタ領域（１５）、島
領域（１４）、およびＰ型ベース領域（１６）が横型Ｐ
ＮＰインジェクタトランジスタを、島領域（１４）、Ｐ
型ベース領域（１６）、およびＮ′型コレクタ領域（１
７）が逆方向縦型ＮＰＮインバータトランジスタを夫々
構成し、ＩＩＬはこれらのトランジスタの複合構造を有
すると共に、通常のＮＰＮトランジスタのベース拡散工
程でＰ型インジェクタ領域（１５）とベース領域（１６
）を、エミッタ拡散工程でＮ４″型コレクタ領域（１７
）を形成することにより、バイポーラ集積回路に一体化
共存される。
領域（１４）、およびＰ型ベース領域（１６）が横型Ｐ
ＮＰインジェクタトランジスタを、島領域（１４）、Ｐ
型ベース領域（１６）、およびＮ′型コレクタ領域（１
７）が逆方向縦型ＮＰＮインバータトランジスタを夫々
構成し、ＩＩＬはこれらのトランジスタの複合構造を有
すると共に、通常のＮＰＮトランジスタのベース拡散工
程でＰ型インジェクタ領域（１５）とベース領域（１６
）を、エミッタ拡散工程でＮ４″型コレクタ領域（１７
）を形成することにより、バイポーラ集積回路に一体化
共存される。
（ハ）発明が解決しようとする課題
しかしながら、ウォッシュド・エミッタ方式は不純物拡
散用の窓をそのままフンタクト孔として利用するので、
その上に電極（２１）を配置しなければエミッタ領域（
１７）の表面は露出したままの状態になる。その為、従
来通りＮＰＮ）−ランジスタのエミッタ拡散でカラー領
域（１９）の形成を行うと、第１層目の電極（２１）形
成時にはカラー領域（１９）の表面が第６図のように露
出した状態となり、絶縁ができないのでカラー領域（１
９）の上に電極（２１）を這わせることが出来ない、従
って、従来のウォッシュド・エミッタ方式のバイポーラ
半導体装置はＩＩＬとの共存が困難である欠点があった
。
散用の窓をそのままフンタクト孔として利用するので、
その上に電極（２１）を配置しなければエミッタ領域（
１７）の表面は露出したままの状態になる。その為、従
来通りＮＰＮ）−ランジスタのエミッタ拡散でカラー領
域（１９）の形成を行うと、第１層目の電極（２１）形
成時にはカラー領域（１９）の表面が第６図のように露
出した状態となり、絶縁ができないのでカラー領域（１
９）の上に電極（２１）を這わせることが出来ない、従
って、従来のウォッシュド・エミッタ方式のバイポーラ
半導体装置はＩＩＬとの共存が困難である欠点があった
。
（ニ）課題を解決するための手段
本発明は上記従来の課題に鑑み成されたもので、ＩＩＬ
のカラー領域（４４）としてバイポーラＮＰＮトランジ
スタのコレクタ低抵抗領域（３９）を利用し、その表面
に絶縁膜（４５ａ）を残しておくことにより、従来の欠
点を解消した半導体装置を提供するものである。
のカラー領域（４４）としてバイポーラＮＰＮトランジ
スタのコレクタ低抵抗領域（３９）を利用し、その表面
に絶縁膜（４５ａ）を残しておくことにより、従来の欠
点を解消した半導体装置を提供するものである。
（＊）作用
本発明によれば、カラー領域（４４）としてウォッシュ
ド・エミッタ方式によらないコレクタ低抵抗領域（３９
）を利用するので、カラー領域（４４）の表面にカラー
領域（４４）を拡散する過程で形成した絶縁膜（４５ａ
）を残すことができる。従って、前記絶縁膜（４５ａ）
により電気的絶縁ができるので、カラー領域（４４）を
横断する電極（５８）（５９）（６０）（６１）を形成
し、これでＩＩＬのロジック機能を達成できる。
ド・エミッタ方式によらないコレクタ低抵抗領域（３９
）を利用するので、カラー領域（４４）の表面にカラー
領域（４４）を拡散する過程で形成した絶縁膜（４５ａ
）を残すことができる。従って、前記絶縁膜（４５ａ）
により電気的絶縁ができるので、カラー領域（４４）を
横断する電極（５８）（５９）（６０）（６１）を形成
し、これでＩＩＬのロジック機能を達成できる。
くべ）実施例
以下に本発明の一実施例を図面を参照しながら詳細に説
明する。
明する。
第１図は本発明のＩＩＬとバイポーラＮＰＮ トランジ
スタを示し、（３１）はＰ型シリコン半導体基板、（３
２）は基板（３１）上にエピタキシャル成長して形成し
たＮ−型エピタキシャル層、（３３）は基板（３１）表
面に埋込んで形成したＮ０型埋込層、（３４）はエピタ
キシャル層（３２〉を貫通するＰ＋型分離領域、（３５
）は分離領域（３４）によりエピタキシャル層（３２）
が分離された島領域、（３６）は島領域（３５）表面に
形成したＮＰＮ トランジスタのＰ型ベース領域、（３
７）は電極取出しの為のＰ型外部ベース領域、（３８）
はＮＰＮトランジスタのＮ０型エミッタ領域、（３９）
は島領域（３５）表面から埋込層（３３）まで達し、バ
イポーラＮＰＮ）−ランジスタのコレクタ直列抵抗ｒｃ
を低減する働きを成すＮゝ型コレクタ低抵抗領域、（４
０）は島領域（３５）表面に形成した工ＩＬ（７）Ｐ−
型ベース領域、（４１）はＩＩＬのＰ型インジェクタ領
域、（４２）はＩＩＬのＰ型外部ベース領域、（４３）
はＰ−型ベース領域（４０）の表面に外部ベース領域（
４２）に囲まれる様にして複数個設けたＮゝ型のコレク
タ領域、（４４）は島領域（３５〉表面から埋込層（３
３）まで達するＮ１型のカラー領域、（４５）はシリコ
ン酸化膜（Ｓｉｎ、 ）から成りエピタキシャル層（３
２）表面を覆う絶縁膜、（４６）はＮ＋型コレクタコン
タクト領域、（４７）はＮ“型カラーコンタクト領域、
（４８）乃至（５５）は電極である。
スタを示し、（３１）はＰ型シリコン半導体基板、（３
２）は基板（３１）上にエピタキシャル成長して形成し
たＮ−型エピタキシャル層、（３３）は基板（３１）表
面に埋込んで形成したＮ０型埋込層、（３４）はエピタ
キシャル層（３２〉を貫通するＰ＋型分離領域、（３５
）は分離領域（３４）によりエピタキシャル層（３２）
が分離された島領域、（３６）は島領域（３５）表面に
形成したＮＰＮ トランジスタのＰ型ベース領域、（３
７）は電極取出しの為のＰ型外部ベース領域、（３８）
はＮＰＮトランジスタのＮ０型エミッタ領域、（３９）
は島領域（３５）表面から埋込層（３３）まで達し、バ
イポーラＮＰＮ）−ランジスタのコレクタ直列抵抗ｒｃ
を低減する働きを成すＮゝ型コレクタ低抵抗領域、（４
０）は島領域（３５）表面に形成した工ＩＬ（７）Ｐ−
型ベース領域、（４１）はＩＩＬのＰ型インジェクタ領
域、（４２）はＩＩＬのＰ型外部ベース領域、（４３）
はＰ−型ベース領域（４０）の表面に外部ベース領域（
４２）に囲まれる様にして複数個設けたＮゝ型のコレク
タ領域、（４４）は島領域（３５〉表面から埋込層（３
３）まで達するＮ１型のカラー領域、（４５）はシリコ
ン酸化膜（Ｓｉｎ、 ）から成りエピタキシャル層（３
２）表面を覆う絶縁膜、（４６）はＮ＋型コレクタコン
タクト領域、（４７）はＮ“型カラーコンタクト領域、
（４８）乃至（５５）は電極である。
ＩＩＬは、インジェクタ領域（４１）をエミッタ、イン
ジェクタ領域（４１）と外部ベース領域（４２）とで挾
まれた島領域の表面（５６）を実質的なベース、ベース
領域（４０）と外部ベース領域（４２）をフレフタとす
る横型インジェクタＰＮＰ トランジスタと、島領域（
３５）をエミッタ、ベース領域（４０）をベース、コレ
クタ領域（４３〉をフレフタとする逆方向縦型インバー
タＮＰＮトランジスタとの複合構造から成る。
ジェクタ領域（４１）と外部ベース領域（４２）とで挾
まれた島領域の表面（５６）を実質的なベース、ベース
領域（４０）と外部ベース領域（４２）をフレフタとす
る横型インジェクタＰＮＰ トランジスタと、島領域（
３５）をエミッタ、ベース領域（４０）をベース、コレ
クタ領域（４３〉をフレフタとする逆方向縦型インバー
タＮＰＮトランジスタとの複合構造から成る。
バイポーラＮＰＮトランジスタのエミッタ領域（３８）
近傍の絶縁膜（４５）は、絶縁膜（４５）に開けた不純
物拡散用の窓をそのままフンタクト孔として用いるウォ
ッシュド・エミッタ方式で形成する為、エミッタ領域（
３８）のパターンを規定し且つエミッタ領域（３８）と
略同じ大きさのコンタクト孔を持つ形状にパターニング
されている。工程簡略の為、該エミッタ拡散でＩＩＬの
コレクタ領域（４３）形成を行うと、コレクタ領域（４
３）近傍の絶縁膜（４５）も同様の形状を持つ。
近傍の絶縁膜（４５）は、絶縁膜（４５）に開けた不純
物拡散用の窓をそのままフンタクト孔として用いるウォ
ッシュド・エミッタ方式で形成する為、エミッタ領域（
３８）のパターンを規定し且つエミッタ領域（３８）と
略同じ大きさのコンタクト孔を持つ形状にパターニング
されている。工程簡略の為、該エミッタ拡散でＩＩＬの
コレクタ領域（４３）形成を行うと、コレクタ領域（４
３）近傍の絶縁膜（４５）も同様の形状を持つ。
一方、ＩＩＬのカラー領域（４４）近傍の絶縁膜（４５
ａ）は、カラー領域（４４）がウォッシュド・エミッタ
方式によらず通常の選択拡散法で作られているので、カ
ラー領域（４４）を拡散する過程で形成した熱酸化膜又
はＣＶＤ酸化膜から成る絶縁膜（４５ａ）がカラー領域
（４４）上を覆っている。この絶縁膜（４５ａ）はエミ
ッタ拡散時でも除去する必要が無いので、製造工程中桟
ることになる。
ａ）は、カラー領域（４４）がウォッシュド・エミッタ
方式によらず通常の選択拡散法で作られているので、カ
ラー領域（４４）を拡散する過程で形成した熱酸化膜又
はＣＶＤ酸化膜から成る絶縁膜（４５ａ）がカラー領域
（４４）上を覆っている。この絶縁膜（４５ａ）はエミ
ッタ拡散時でも除去する必要が無いので、製造工程中桟
ることになる。
また、本願のカラー領域（４４）は埋込層（３３）に達
するほど深く形成するので、横型インジェクタＰＮＰト
ランジスタのベースとなる島領域（３５）への無効キャ
リアを効率的に捕獲でき、インバータトランジスタの駆
動能力を向上できる他、長い拡散時間が必要なことから
カラー領域（４４）上に十分な厚みの絶縁膜（４５ａ）
を形成できる。
するほど深く形成するので、横型インジェクタＰＮＰト
ランジスタのベースとなる島領域（３５）への無効キャ
リアを効率的に捕獲でき、インバータトランジスタの駆
動能力を向上できる他、長い拡散時間が必要なことから
カラー領域（４４）上に十分な厚みの絶縁膜（４５ａ）
を形成できる。
ＩＩＬのパターンは第２図に示す通りである。
即ち、ＩＩＬのベース領域（４０）上に複数個のコレク
タ領域（４３）が夫々外部ベース領域（４２〉に囲まれ
るようにして形成され、コレクタ領域（４３）と略同サ
イズのコンタクト孔（５７）を介してコレクタ領域（４
３）とオーミックコンタクトする電極（５ｇ）（５９）
（６０）（６１）が夫々配置きれ、前記複数個のコレク
タ領域（４３）を１つのブロック（銘）としてこのブロ
ック（６２）がインジェクタ領域（４１）と向い合うよ
うに配置され、さらには１つのインジェクタ領域（４１
）に対して前記ブロック（銘）が多数個並設される。
タ領域（４３）が夫々外部ベース領域（４２〉に囲まれ
るようにして形成され、コレクタ領域（４３）と略同サ
イズのコンタクト孔（５７）を介してコレクタ領域（４
３）とオーミックコンタクトする電極（５ｇ）（５９）
（６０）（６１）が夫々配置きれ、前記複数個のコレク
タ領域（４３）を１つのブロック（銘）としてこのブロ
ック（６２）がインジェクタ領域（４１）と向い合うよ
うに配置され、さらには１つのインジェクタ領域（４１
）に対して前記ブロック（銘）が多数個並設される。
カラー領域（４４）は、横型インジェクタＰＮＰトラン
ジスタの実質的なベースとなる領域、つまりインジェク
タ領域（４１）と外部ベース領域（４２）とに挾まれた
島領域表面（５６）を除き、外部ベース領域（４２）を
取り囲むようにして櫛歯状に設けられる。
ジスタの実質的なベースとなる領域、つまりインジェク
タ領域（４１）と外部ベース領域（４２）とに挾まれた
島領域表面（５６）を除き、外部ベース領域（４２）を
取り囲むようにして櫛歯状に設けられる。
そして、各ブロック（６２）のコレクタ領域（４３）を
、上記絶縁膜（４５ａ）上を延在してカラー領域（４４
）を横断する電極（５ｇ＞（５９）（６０）（６１’）
で接続することにより、ＩＩＬによる所望のロジック機
能を達成するように構成されている。尚、フレフタ電極
（５８）（５９）（６０）（６１）以外の電極は図示し
ていない。
、上記絶縁膜（４５ａ）上を延在してカラー領域（４４
）を横断する電極（５ｇ＞（５９）（６０）（６１’）
で接続することにより、ＩＩＬによる所望のロジック機
能を達成するように構成されている。尚、フレフタ電極
（５８）（５９）（６０）（６１）以外の電極は図示し
ていない。
上記本願構成のＩＩＬによれば、ウォッシュド・エミッ
タ方式によらず通常の選択拡散手法で形成したカラー領
域（４４）を設け、カラー領域（４４）の表面にカラー
領域（４４）を形成する過程で形成した絶縁膜（４５ａ
）を残したので、カラー領域（４４）上にこれと絶縁し
て電極（５８）（５９）（６０）（６１）を配置するこ
とが可能となり、従ってウォッシュド・エミッタ方式の
バイポーラＩＣにＩＩＬを組み込んでロジック機能を持
たせることができる。
タ方式によらず通常の選択拡散手法で形成したカラー領
域（４４）を設け、カラー領域（４４）の表面にカラー
領域（４４）を形成する過程で形成した絶縁膜（４５ａ
）を残したので、カラー領域（４４）上にこれと絶縁し
て電極（５８）（５９）（６０）（６１）を配置するこ
とが可能となり、従ってウォッシュド・エミッタ方式の
バイポーラＩＣにＩＩＬを組み込んでロジック機能を持
たせることができる。
また、コレクタ低抵抗領域（３９）と同時的に形成した
ので、専用工程が不要である他、カラー領域（４４）が
深く形成されるので、ベースからコレクタへのキャリア
の逆注入を低減できる。
ので、専用工程が不要である他、カラー領域（４４）が
深く形成されるので、ベースからコレクタへのキャリア
の逆注入を低減できる。
第３図Ａ乃至Ｈは本願構造の半導体装置の製造方法の一
例を示すもので、 先ず第３図Ａに示すように、半導体基板（３１）表面に
埋込層（３３）と分離領域（３４）を形成する不純物を
導入した後エピタキシャル技術によってエピタキシャル
Ｅｌ （３２）を形成し、表面にＩＩＬのＰ−型べ一ス
領域（４０）を形成する不純物をイオン注入してから基
板（３１）全体に熱処理を加え、Ｐ″′型ペース領域（
４０）と分離領域（３４）を熱拡散する。
例を示すもので、 先ず第３図Ａに示すように、半導体基板（３１）表面に
埋込層（３３）と分離領域（３４）を形成する不純物を
導入した後エピタキシャル技術によってエピタキシャル
Ｅｌ （３２）を形成し、表面にＩＩＬのＰ−型べ一ス
領域（４０）を形成する不純物をイオン注入してから基
板（３１）全体に熱処理を加え、Ｐ″′型ペース領域（
４０）と分離領域（３４）を熱拡散する。
次に第３図Ｂに示すように、エピタキシャル層（３２）
表面の絶縁膜（４５）をホトエツチングすることにより
開孔部を設け、この絶縁膜（４５）を選択マスクとして
リン（Ｐ）等のＮ型不純物を拡散することにより、ＮＰ
Ｎ）ランジスタのコレクタ低抵抗領域（３９）とＩＩＬ
のカラー領域（４４）を形成する。選択拡散は、エピタ
キシャル層（３２）表面への選択的不純物導入と熱拡散
による導入した不純物の引き伸ばし拡散といったプロセ
スで行われ、前記熱拡散時に同時に熱酸化膜を形成する
か、又はイオン注入による不純物導入後ＣＶＤ酸化膜を
堆積し、熱拡散する等の手法により、選択拡散用に開け
た開孔部表面に再度酸化膜を形成し、カラー領域（４４
）の表面を覆う絶縁膜を形成しておく、その後、再び選
択拡散法によりエピタキシャルＪｌ（３２）表面からＰ
型不純物を拡散し、先の分離領域（３４）と連結きせる
ことにより、分離領域（３４）を完成きせて島領域（３
５〉を形成する。
表面の絶縁膜（４５）をホトエツチングすることにより
開孔部を設け、この絶縁膜（４５）を選択マスクとして
リン（Ｐ）等のＮ型不純物を拡散することにより、ＮＰ
Ｎ）ランジスタのコレクタ低抵抗領域（３９）とＩＩＬ
のカラー領域（４４）を形成する。選択拡散は、エピタ
キシャル層（３２）表面への選択的不純物導入と熱拡散
による導入した不純物の引き伸ばし拡散といったプロセ
スで行われ、前記熱拡散時に同時に熱酸化膜を形成する
か、又はイオン注入による不純物導入後ＣＶＤ酸化膜を
堆積し、熱拡散する等の手法により、選択拡散用に開け
た開孔部表面に再度酸化膜を形成し、カラー領域（４４
）の表面を覆う絶縁膜を形成しておく、その後、再び選
択拡散法によりエピタキシャルＪｌ（３２）表面からＰ
型不純物を拡散し、先の分離領域（３４）と連結きせる
ことにより、分離領域（３４）を完成きせて島領域（３
５〉を形成する。
次に第３図Ｃに示すように、土ピタキシャル層（３２）
表面からＮＰＮトランジスタの外部ベース領域（３７）
と、ＩＩＬのインジェクタ領域（３１）および外部ベー
ス領域（４２）を形成するＰ型不純物を選択的に導入し
、さらにＮＰＮ トランジスタには外部ベース領域（３
７）より浅いベース領域（３６）を形成するＰ型不純物
を選択的に導入する。
表面からＮＰＮトランジスタの外部ベース領域（３７）
と、ＩＩＬのインジェクタ領域（３１）および外部ベー
ス領域（４２）を形成するＰ型不純物を選択的に導入し
、さらにＮＰＮ トランジスタには外部ベース領域（３
７）より浅いベース領域（３６）を形成するＰ型不純物
を選択的に導入する。
続いて第３図りに示すように、各半導体領域上の絶縁膜
（４５）の必要部分をホトエツチングすることにより一
括してフンタクト孔（５７）を開孔し、第３図Ｅに示す
ように、必要部分以外の領域をレジストマスク（６３）
で覆い、ＮＰＮトランジスタのエミッタ領域（３８）と
ＩＩＬのコレクタ領域（４３）を形成するヒ素（Ａｓ
）等のＮ型不純物をイオン注入する。
（４５）の必要部分をホトエツチングすることにより一
括してフンタクト孔（５７）を開孔し、第３図Ｅに示す
ように、必要部分以外の領域をレジストマスク（６３）
で覆い、ＮＰＮトランジスタのエミッタ領域（３８）と
ＩＩＬのコレクタ領域（４３）を形成するヒ素（Ａｓ
）等のＮ型不純物をイオン注入する。
その後第３図Ｆに示すように、基板（３１）全体を非酸
化性雰囲気内で加熱することにより、ヒ素（Ａｓ）を拡
散してＮＰＮトランジスタのエミッタ領域（３８）、コ
トクタコンタクト領域（４６）、ＩＩＬのコレクタ領域
（４３）、およびカラー領域（４４）表面の一部にカラ
ー領域（４４）を介して島領域（３５）に接地電位（Ｇ
ＮＤ）を印加する為のＮ＋型カラーコンタクト領域（４
７）を形成する。
化性雰囲気内で加熱することにより、ヒ素（Ａｓ）を拡
散してＮＰＮトランジスタのエミッタ領域（３８）、コ
トクタコンタクト領域（４６）、ＩＩＬのコレクタ領域
（４３）、およびカラー領域（４４）表面の一部にカラ
ー領域（４４）を介して島領域（３５）に接地電位（Ｇ
ＮＤ）を印加する為のＮ＋型カラーコンタクト領域（４
７）を形成する。
この工程（エミッタ拡散工程）で各コンタクト孔（５７
）内に不可避的に生成される極く薄い酸化膜（６４）を
、 第３図Ｇに示すように、フッ酸（ＨＦ）を主成分とする
エツチング液に基板（３１）全体を浸して前記コンタク
ト孔（５７）内の薄い酸化膜（６４）をエツチング（ウ
ォッシュ）し、フンタクト孔（５７）内の各半導体領域
を露出する。
）内に不可避的に生成される極く薄い酸化膜（６４）を
、 第３図Ｇに示すように、フッ酸（ＨＦ）を主成分とする
エツチング液に基板（３１）全体を浸して前記コンタク
ト孔（５７）内の薄い酸化膜（６４）をエツチング（ウ
ォッシュ）し、フンタクト孔（５７）内の各半導体領域
を露出する。
そして第３図Ｈに示すように、蒸着又はスパッタ法によ
りアルミニウム（八り等の電極材料を基板（３１）上に
形成し、これを所望形状にパターニングすることにより
、電極（４８〉乃至（５５）を配設する。
りアルミニウム（八り等の電極材料を基板（３１）上に
形成し、これを所望形状にパターニングすることにより
、電極（４８〉乃至（５５）を配設する。
上記本願の製造方法によれば、ＮＰＮ ｌ−ランジスタ
のコレクタ低抵抗領域（３９）形成を利用してＩＩＬの
カラー領域（４４）を形成するので、カラー領域（４４
）上に厚い酸化膜を残すことができる他、専用工程が不
要である。
のコレクタ低抵抗領域（３９）形成を利用してＩＩＬの
カラー領域（４４）を形成するので、カラー領域（４４
）上に厚い酸化膜を残すことができる他、専用工程が不
要である。
（ト）発明の効果
以上に説明した通り、本願発明によれば、カラー領域（
４４）上にこれを拡散した過程で形成した絶縁膜（４５
ａ）を残したので、カラー領域（４４）上に電極（５８
）（５９）（６０）（６１）を延在させることが可能と
なり、従ってウォッシュド・エミッタ方式のバイポーラ
ＩＣにＩＩＬを組み込むことが可能になる利点を有する
。
４４）上にこれを拡散した過程で形成した絶縁膜（４５
ａ）を残したので、カラー領域（４４）上に電極（５８
）（５９）（６０）（６１）を延在させることが可能と
なり、従ってウォッシュド・エミッタ方式のバイポーラ
ＩＣにＩＩＬを組み込むことが可能になる利点を有する
。
また、ＮＰＮトランジスタのコレクタ低抵抗領域（３９
）の形成と同時にカラー領域（４４）を形成するので、
専用工程が不要で製造工程を簡略化できる他、カラー領
域（４４）が深く形成されるので、無効キャリアの回収
効率が向上する利点をも有する。
）の形成と同時にカラー領域（４４）を形成するので、
専用工程が不要で製造工程を簡略化できる他、カラー領
域（４４）が深く形成されるので、無効キャリアの回収
効率が向上する利点をも有する。
第１図と第２図は夫々本発明を説明する為の断面図と平
面図、第３図Ａ−Ｈは本発明の製造方法を説明する為の
断面図、第４図と第５図はウォッシュド・エミッタ構造
を説明する為の断面図、第６図は従来のＩＩＬを説明す
る為の断面図である。
面図、第３図Ａ−Ｈは本発明の製造方法を説明する為の
断面図、第４図と第５図はウォッシュド・エミッタ構造
を説明する為の断面図、第６図は従来のＩＩＬを説明す
る為の断面図である。
Claims (5)
- （１）半導体基体の表面にウオッシュド・エミッタ構造
のバイポーラトランジスタとＩＩＬとを集積化した半導
体装置において、 前記バイポーラトランジスタは、その底部に高濃度埋込
層を有する島領域の表面に、一導電型のベース領域と、
ウォッシュド・エミッタ方式による逆導電型のエミッタ
領域と、前記島領域表面から前記高濃度埋込層に達する
逆導電型のコレクタ低抵抗領域とを形成し、 前記ＩＩＬは、横型インジェクタトランジスタのベース
、および逆方向縦型インバータトランジスタのエミッタ
となる島領域の表面に、前記横型インジェクタトランジ
スタのエミッタとなる一導電型のインジェクタ領域と、
前記横型インジェクタトランジスタのコレクタ、および
前記逆方向縦型インバータトランジスタのベースとなる
一導電型のベース領域を形成し、前記ベース領域の表面
に前記逆方向縦型インバータトランジスタのコレクタと
なる逆導電型のコレクタ領域を形成し、前記ＩＩＬのベ
ース領域を囲む前記島領域の表面には、前記横型インジ
ェクタトランジスタの実質的にベースとなる領域を除い
て前記島領域表面から底部の高濃度埋込層に達する逆導
電型のカラー領域を形成し、且つ前記カラー領域の表面
には前記カラー領域を覆う絶縁膜を形成し、 前記絶縁膜上に前記カラー領域を横断するような電極配
線を延在したことを特徴とする半導体装置。 - （２）前記ＩＩＬのコレクタ領域はＮＰＮトランジスタ
におけるＮ＾＋型エミッタ領域であることを特徴とする
請求項第１項に記載の半導体装置。 - （３）前記バイポーラトランジスタのコレクタ低抵抗領
域と前記ＩＩＬのカラー領域とが同時的に形成されて成
ることを特徴とする請求項第１項に記載の半導体装置。 - （４）半導体基体の表面にウオッシュド・エミッタ方式
のバイポーラトランジスタとＩＩＬとを集積化した半導
体装置の製造方法において、 前記バイポーラトランジスタを形成すべき島領域の表面
に、前記島領域の表面から底部の高濃度埋込層に達する
逆導電型のコレクタ低抵抗領域を形成する工程、 前記ＩＩＬを形成すべき島領域の表面に、横型インジェ
クタトランジスタの実質的にベースとなる領域を除き逆
方向縦型インバータトランジスタのベースとなる一導電
型の半導体領域を取り囲む逆導電型のカラー領域を前記
バイポーラトランジスタのコレクタ低抵抗領域と同時に
形成する工程、 前記カラー領域の表面に前記カラー領域を覆う絶縁膜を
形成する工程、 前記半導体基体の表面を覆う絶縁膜をパターニングして
前記バイポーラトランジスタのベースとなる半導体領域
の表面に不純物拡散用の窓を形成し、逆導電型の不純物
を拡散することにより前記バイポーラトランジスタのエ
ミッタ領域を形成する工程、 前記エミッタ領域を形成する過程で生成された薄い絶縁
膜を除去することにより前記エミッタ領域の表面を露出
する工程、 前記拡散用の窓をコンタクト孔として前記エミッタ領域
とオーミックコンタクトする電極を設けると共に、前記
ＩＩＬのカラー領域を覆う絶縁膜上に、前記カラー領域
を横断して延在する電極配線を配設する工程とを具備す
ることを特徴とする半導体装置の製造方法。 - （５）前記ＩＩＬのコレクタ領域と前記バイポーラトラ
ンジスタのエミッタ領域とを同時形成することを特徴と
する請求項第４項に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100781A JPH06105762B2 (ja) | 1989-04-20 | 1989-04-20 | 半導体装置の製造方法 |
| KR1019900005089A KR970010017B1 (ko) | 1989-04-20 | 1990-04-13 | 반도체장치와 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100781A JPH06105762B2 (ja) | 1989-04-20 | 1989-04-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02278866A true JPH02278866A (ja) | 1990-11-15 |
| JPH06105762B2 JPH06105762B2 (ja) | 1994-12-21 |
Family
ID=14283006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1100781A Expired - Lifetime JPH06105762B2 (ja) | 1989-04-20 | 1989-04-20 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH06105762B2 (ja) |
| KR (1) | KR970010017B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05190779A (ja) * | 1991-09-24 | 1993-07-30 | Matsushita Electron Corp | 半導体集積回路装置とその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5551347A (en) * | 1978-10-12 | 1980-04-15 | Shinei Kk | Moisture-sensitive element |
| JPS61263150A (ja) * | 1986-01-10 | 1986-11-21 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63208270A (ja) * | 1987-02-25 | 1988-08-29 | Hitachi Ltd | 半導体装置とその製造法 |
-
1989
- 1989-04-20 JP JP1100781A patent/JPH06105762B2/ja not_active Expired - Lifetime
-
1990
- 1990-04-13 KR KR1019900005089A patent/KR970010017B1/ko not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5551347A (en) * | 1978-10-12 | 1980-04-15 | Shinei Kk | Moisture-sensitive element |
| JPS61263150A (ja) * | 1986-01-10 | 1986-11-21 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63208270A (ja) * | 1987-02-25 | 1988-08-29 | Hitachi Ltd | 半導体装置とその製造法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05190779A (ja) * | 1991-09-24 | 1993-07-30 | Matsushita Electron Corp | 半導体集積回路装置とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970010017B1 (ko) | 1997-06-20 |
| KR900017183A (ko) | 1990-11-15 |
| JPH06105762B2 (ja) | 1994-12-21 |
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