JPH0454984B2 - - Google Patents
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- JPH0454984B2 JPH0454984B2 JP57189049A JP18904982A JPH0454984B2 JP H0454984 B2 JPH0454984 B2 JP H0454984B2 JP 57189049 A JP57189049 A JP 57189049A JP 18904982 A JP18904982 A JP 18904982A JP H0454984 B2 JPH0454984 B2 JP H0454984B2
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- JP
- Japan
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- region
- conductivity type
- semiconductor
- semiconductor region
- forming
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/231—Emitter or collector electrodes for bipolar transistors
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置に係り、特に高速で面積
の小さいバイポーラトランジスタに関する。
の小さいバイポーラトランジスタに関する。
従来、バイポーラIC（Integrated Circuit）は、
npnトランジスタを基本とする製造法がとられて
いる。その製造法の制約があるため、pnpトラン
ジスタは高性能な素子が得られにくい。しかし、
リニア回路では、pnpトランジスタも有用であ
り、回路全体の性能がpnpトランジスタの性能で
制限されてしまうこともある。また、デイジタル
回路でも、集積注入論理回路I2Lの様に、pnpト
ランイスタを用いる回路では、pnpトランジスタ
の高性能化が望まれる。pnpトランジスタを高性
能にする方法として、第１図の様なDSA
（diffusion self align）と呼ばれるものが知られ
ている。１はｎ型半導体層、２はコレクタとなる
ｐ型領域、３はベースとなるｎ型領域、４はエミ
ツタとなるｐ型領域、５はベース端子を取り出す
為のｎ型領域、７，８，９はそれぞれ、コレク
タ、エミツタ、ベース電極であり、１０１は酸化
膜である。この方法は、ベース３とエミツタ４が
同一の拡散窓６から形成されるため、ベース幅が
制御性よく小さくできる。しかし、ベース電極を
ｎ型層１を経由して取り出すため、エミツタ４の
底面部はコレクタと対向していない。従つて、エ
ミツタ４の底面部は寄生のpn接合となつてしま
い、活性動作をさせた時、エミツタ４の下に正孔
が蓄積される為、周波数特性が著しく低下する。
npnトランジスタを基本とする製造法がとられて
いる。その製造法の制約があるため、pnpトラン
ジスタは高性能な素子が得られにくい。しかし、
リニア回路では、pnpトランジスタも有用であ
り、回路全体の性能がpnpトランジスタの性能で
制限されてしまうこともある。また、デイジタル
回路でも、集積注入論理回路I2Lの様に、pnpト
ランイスタを用いる回路では、pnpトランジスタ
の高性能化が望まれる。pnpトランジスタを高性
能にする方法として、第１図の様なDSA
（diffusion self align）と呼ばれるものが知られ
ている。１はｎ型半導体層、２はコレクタとなる
ｐ型領域、３はベースとなるｎ型領域、４はエミ
ツタとなるｐ型領域、５はベース端子を取り出す
為のｎ型領域、７，８，９はそれぞれ、コレク
タ、エミツタ、ベース電極であり、１０１は酸化
膜である。この方法は、ベース３とエミツタ４が
同一の拡散窓６から形成されるため、ベース幅が
制御性よく小さくできる。しかし、ベース電極を
ｎ型層１を経由して取り出すため、エミツタ４の
底面部はコレクタと対向していない。従つて、エ
ミツタ４の底面部は寄生のpn接合となつてしま
い、活性動作をさせた時、エミツタ４の下に正孔
が蓄積される為、周波数特性が著しく低下する。
上記欠点を避ける為には、第２図の様な方法が
とられる。同図の符号は、第１図の符号と同じも
のを意味する。この場合は、ベース電極が表面側
に設けられたｎ型領域５を経由して取られる。そ
の為、エミツタ４の底面部も、コレクタ２と対向
する様にでき、蓄積電荷は第１図の例より小さく
なる。しかし、エミツタとベースの電極取り出し
窓の間隔が大きく、素子の面積は大きい。電極取
り出し窓と金属電極の合わせ余裕をし、金属電極
間のスペースをL2とすると、第２図の場合、エ
ミツタとベースの電極取り出し窓の間隔は、2L1
＋L2となり、L1＝2μｍ、L2＝3μｍとすると、7μ
ｍの間隔が必要である。上記、間隔が大きいこと
は、領域５の面積が大きくなることを意味し、ベ
ースとコレクタの接合容量が大きくなつて、周波
数特性が悪くなる。なお、第１図と第２図では、
基板側の詳細については省略した。
とられる。同図の符号は、第１図の符号と同じも
のを意味する。この場合は、ベース電極が表面側
に設けられたｎ型領域５を経由して取られる。そ
の為、エミツタ４の底面部も、コレクタ２と対向
する様にでき、蓄積電荷は第１図の例より小さく
なる。しかし、エミツタとベースの電極取り出し
窓の間隔が大きく、素子の面積は大きい。電極取
り出し窓と金属電極の合わせ余裕をし、金属電極
間のスペースをL2とすると、第２図の場合、エ
ミツタとベースの電極取り出し窓の間隔は、2L1
＋L2となり、L1＝2μｍ、L2＝3μｍとすると、7μ
ｍの間隔が必要である。上記、間隔が大きいこと
は、領域５の面積が大きくなることを意味し、ベ
ースとコレクタの接合容量が大きくなつて、周波
数特性が悪くなる。なお、第１図と第２図では、
基板側の詳細については省略した。
本発明の目的は、従来の構造の欠点を解消し、
面積が小さく、周波数特性の良好なトランジスタ
を提供することにある。
面積が小さく、周波数特性の良好なトランジスタ
を提供することにある。
本発明は、縦方向のトランジスタのベース端子
を多結晶シリコンにより取り出すことにより、エ
ミツタとベース電極取り出し窓の間隔を減少させ
るものである。
を多結晶シリコンにより取り出すことにより、エ
ミツタとベース電極取り出し窓の間隔を減少させ
るものである。
本発明の半導体装置の第１の製造方法は、第１
導電型の第１半導体領域２を含む半導体基板の表
面上の窒化膜６１に第１の開口を形成する工程
と、第２導電型の不純物を高濃度に含む多結晶半
導体層９０を該第１の開口を少なくととも覆うよ
うに形成する工程と、該多結晶半導体層９０を酸
化することにより該多結晶半導体層９０の表面に
酸化膜５５を形成する工程と、該酸化膜５５およ
び上記多結晶半導体層９０をマスクとして該酸化
膜５５および上記多結晶半導体層９０によつて被
覆されていない上記窒化膜６１をエツチングする
ことにより上記窒化膜６１に第２の開口を形成す
る工程と、該第２の開口から第２導電型の不純物
と第１導電型の不純物を導入することにより第２
導電型の第２半導体領域３と第１導電型の第３半
導体領域４とを上記第１導電型の第１半導体領域
２中に形成する工程とを含み、上記多結晶半導体
層９０から上記第１半導体領域中に上記第２導電
型の不純物が拡散することによつて形成される第
２導電型の第４半導体領域５は上記第２半導体領
域３と接触してなることを特徴とする。
導電型の第１半導体領域２を含む半導体基板の表
面上の窒化膜６１に第１の開口を形成する工程
と、第２導電型の不純物を高濃度に含む多結晶半
導体層９０を該第１の開口を少なくととも覆うよ
うに形成する工程と、該多結晶半導体層９０を酸
化することにより該多結晶半導体層９０の表面に
酸化膜５５を形成する工程と、該酸化膜５５およ
び上記多結晶半導体層９０をマスクとして該酸化
膜５５および上記多結晶半導体層９０によつて被
覆されていない上記窒化膜６１をエツチングする
ことにより上記窒化膜６１に第２の開口を形成す
る工程と、該第２の開口から第２導電型の不純物
と第１導電型の不純物を導入することにより第２
導電型の第２半導体領域３と第１導電型の第３半
導体領域４とを上記第１導電型の第１半導体領域
２中に形成する工程とを含み、上記多結晶半導体
層９０から上記第１半導体領域中に上記第２導電
型の不純物が拡散することによつて形成される第
２導電型の第４半導体領域５は上記第２半導体領
域３と接触してなることを特徴とする。
かかる本発明の半導体装置の第１の製造方法に
よれば、第２導電型の不純物を高濃度に含む多結
晶半導体層９０と第１導電型の第３半導体領域４
とは窒化膜６１によつて分離されているので、多
結晶半導体層９０と第３半導体領域４との間の逆
方向耐圧を高く取ることが可能となる（第４図参
照）。
よれば、第２導電型の不純物を高濃度に含む多結
晶半導体層９０と第１導電型の第３半導体領域４
とは窒化膜６１によつて分離されているので、多
結晶半導体層９０と第３半導体領域４との間の逆
方向耐圧を高く取ることが可能となる（第４図参
照）。
さらに本発明の半導体装置の第２の製造方法
は、半導体基板に形成された第１導電型の第１半
導体領域２の表面上に第２導電型の不純物を高濃
度に含む多結晶半導体層９０を形成する工程と、
該多結晶半導体層９０によつて被覆されていない
半導体基板表面から上記第１半導体領域中に第２
導電型の不純物導入することにより第２導電型の
第２半導体領域３を形成する工程と、上記多結晶
半導体層９０によつて被覆されていない上記半導
体基板表面上および上記多結晶半導体層９０上に
絶縁膜５５を形成する工程と、上記第２半導体領
域３を形成する上記工程の後に上記絶縁膜５５を
エツチングすることによつて上記第２半導体領域
３の基板表面に位置する開口を上記絶縁膜に形成
する工程と、該開口から第１導電型の不純物を導
入することにより第１導電型の第３半導体領域４
を上記第２導電型の第２半導体領域３中に形成す
る工程とを含み、上記多結晶半導体層９０から上
記第１半導体領域２中に上記第２導電型の不純物
が拡散することによつて形成される第２導電型の
第４半導体領域５は上記第２半導体領域３と接触
してなることを特徴とする。
は、半導体基板に形成された第１導電型の第１半
導体領域２の表面上に第２導電型の不純物を高濃
度に含む多結晶半導体層９０を形成する工程と、
該多結晶半導体層９０によつて被覆されていない
半導体基板表面から上記第１半導体領域中に第２
導電型の不純物導入することにより第２導電型の
第２半導体領域３を形成する工程と、上記多結晶
半導体層９０によつて被覆されていない上記半導
体基板表面上および上記多結晶半導体層９０上に
絶縁膜５５を形成する工程と、上記第２半導体領
域３を形成する上記工程の後に上記絶縁膜５５を
エツチングすることによつて上記第２半導体領域
３の基板表面に位置する開口を上記絶縁膜に形成
する工程と、該開口から第１導電型の不純物を導
入することにより第１導電型の第３半導体領域４
を上記第２導電型の第２半導体領域３中に形成す
る工程とを含み、上記多結晶半導体層９０から上
記第１半導体領域２中に上記第２導電型の不純物
が拡散することによつて形成される第２導電型の
第４半導体領域５は上記第２半導体領域３と接触
してなることを特徴とする。
かかる本発明の半導体装置の第２の製造方法に
よれば、第２導電型の不純物を高濃度に含む多結
晶半導体層９０と第１導電型の第３半導体領域４
とは第２導電型の第２半導体領域３を形成する工
程以後にエツチングによつてパターニングされた
絶縁膜５５によつて分離されているので、このパ
ターニングされた絶縁膜５５が多結晶半導体層９
０と第３半導体領域４との間で充分な膜厚となる
ようにエツチングを行うことによつて、多結晶半
導体層９０と第３半導体領域４との間の逆方向耐
圧を高く取ることが可能となる（第５図参照）。
よれば、第２導電型の不純物を高濃度に含む多結
晶半導体層９０と第１導電型の第３半導体領域４
とは第２導電型の第２半導体領域３を形成する工
程以後にエツチングによつてパターニングされた
絶縁膜５５によつて分離されているので、このパ
ターニングされた絶縁膜５５が多結晶半導体層９
０と第３半導体領域４との間で充分な膜厚となる
ようにエツチングを行うことによつて、多結晶半
導体層９０と第３半導体領域４との間の逆方向耐
圧を高く取ることが可能となる（第５図参照）。
以下、本発明の第１の実施例を第３図により説
明する。第３図ａは断面図、第３図ｂは平面図で
ある。同図において、２〜８は、第１図と同じも
のを意味する。更に、５０はｐ型基板、５１は
n+埋込層、５２は低濃度ｎ型あるいはノンドー
プのエピタキシヤル層、５３はｐ型領域、５４は
厚い酸化膜、５５は酸化膜、１０はコレクタ電極
取り出しの為のｐ型領域、９０はｎ型の多結晶シ
リコン層である。本実施例では、エミツタ領域４
とベース領域３は、同一の拡散窓６から形成され
る。窓６は、多結晶シリコン９０をおおう酸化膜
５５により決められている。即ち、エミツタとベ
ースの電極取り出し窓の間隔Ｌは、多結晶シリコ
ン９０をベースの電極取り出し窓に合わせてパタ
ーニングする時の合わせのみで決められる。なお
ｎ型領域５１，５２は高い電位を与えてコレクタ
領域２とは逆バイアスになる様にして用いる。
明する。第３図ａは断面図、第３図ｂは平面図で
ある。同図において、２〜８は、第１図と同じも
のを意味する。更に、５０はｐ型基板、５１は
n+埋込層、５２は低濃度ｎ型あるいはノンドー
プのエピタキシヤル層、５３はｐ型領域、５４は
厚い酸化膜、５５は酸化膜、１０はコレクタ電極
取り出しの為のｐ型領域、９０はｎ型の多結晶シ
リコン層である。本実施例では、エミツタ領域４
とベース領域３は、同一の拡散窓６から形成され
る。窓６は、多結晶シリコン９０をおおう酸化膜
５５により決められている。即ち、エミツタとベ
ースの電極取り出し窓の間隔Ｌは、多結晶シリコ
ン９０をベースの電極取り出し窓に合わせてパタ
ーニングする時の合わせのみで決められる。なお
ｎ型領域５１，５２は高い電位を与えてコレクタ
領域２とは逆バイアスになる様にして用いる。
本実施例では次の様な効果が得られる。第１の
効果は、エミツタとベースが同一の拡散窓により
形成されるため、ベース幅が制御性よく狭くで
き、高い電流利得が得られることである。第２の
効果は、エミツタがほぼ全面でコレクタと対向し
ている為、エミツタ接合が効果よく働き、第１図
の場合と比べて電流密度が下げられるので、高電
流領域まで電流利得が低下しない。第３の効果
は、エミツタとベースの電極取り出し窓の間隔
が、上記理由により１回のマスク合わせで決めら
れるため１〜2μｍ程度にすることができること
である。従つて第２図の場合と比べて、1/3〜1/4
倍程度にできる。そのため、トランジスタ自体の
面積が小さくなることは勿論、ベース・コレクタ
の接合容量が低減できるので周波数特性が非常に
改善できる。
効果は、エミツタとベースが同一の拡散窓により
形成されるため、ベース幅が制御性よく狭くで
き、高い電流利得が得られることである。第２の
効果は、エミツタがほぼ全面でコレクタと対向し
ている為、エミツタ接合が効果よく働き、第１図
の場合と比べて電流密度が下げられるので、高電
流領域まで電流利得が低下しない。第３の効果
は、エミツタとベースの電極取り出し窓の間隔
が、上記理由により１回のマスク合わせで決めら
れるため１〜2μｍ程度にすることができること
である。従つて第２図の場合と比べて、1/3〜1/4
倍程度にできる。そのため、トランジスタ自体の
面積が小さくなることは勿論、ベース・コレクタ
の接合容量が低減できるので周波数特性が非常に
改善できる。
第２図ｂは、同図ａの平面パターンを示したも
のである。Ａ−A′の断面図がａの様になる。同
図の様に、エミツタ４の周囲をベース電極取り出
し領域５が囲い、更に、その周囲をコレクタ電極
取り出し領域１０が囲う様に形成される。
のである。Ａ−A′の断面図がａの様になる。同
図の様に、エミツタ４の周囲をベース電極取り出
し領域５が囲い、更に、その周囲をコレクタ電極
取り出し領域１０が囲う様に形成される。
第４図は、第１の実施例の構造を得るための、
製造工程を示すものである。まずｐ型基板５０の
所望の箇所にn+領域５１を形成し、ｎ型あるい
はノンドープのエピタキシヤル層５２を形成する
と同図ａの様になる。その後、５２の表面からｐ
型領域２を形成し、分離用のｐ型領域５３を形成
し、更に、選択酸化により厚い酸化膜５４を形成
すると同図ｂの様になる。次に、同図ｃの様に、
表面に薄い酸化膜６０を形成し、更に窒化膜６１
を形成して、６０，６１を選択的に開孔する。次
に、上記、６０，６１の窓をおおうように、ｎ型
不純物を高濃度に含む多結晶シリコン層９０を設
け、酸化をすると９０の表面に酸化膜５５が得ら
れる。この時、領域２の表面は窒化膜６１でおお
われている為、２の表面には酸化膜が成長しない
ので、同図ｄの様になる。次に、同図ｅの様に窒
化膜をエツチングして、ベース領域３とエミツタ
領域４を形成する。ベース領域３の形成には、コ
レクタ電極の取り出し窓をホトレジストでおおつ
てイオン打込みを行なう。また、コレクタ電極の
取り出し領域１０は、４と同時に形成できる。適
当な熱処理を施えばｅの様な構造が得られる。な
お、ベース電極取り出し領域５は、９０から不純
物が加算し得られる。また、ベース３の形成に
は、リンを用いるとよい。リンは拡散係数が大き
いので、比較的容易に５と接触させることができ
る。次にエミツタとコレクタの金属電極を設けれ
ば、第３図の構造が得られる。
製造工程を示すものである。まずｐ型基板５０の
所望の箇所にn+領域５１を形成し、ｎ型あるい
はノンドープのエピタキシヤル層５２を形成する
と同図ａの様になる。その後、５２の表面からｐ
型領域２を形成し、分離用のｐ型領域５３を形成
し、更に、選択酸化により厚い酸化膜５４を形成
すると同図ｂの様になる。次に、同図ｃの様に、
表面に薄い酸化膜６０を形成し、更に窒化膜６１
を形成して、６０，６１を選択的に開孔する。次
に、上記、６０，６１の窓をおおうように、ｎ型
不純物を高濃度に含む多結晶シリコン層９０を設
け、酸化をすると９０の表面に酸化膜５５が得ら
れる。この時、領域２の表面は窒化膜６１でおお
われている為、２の表面には酸化膜が成長しない
ので、同図ｄの様になる。次に、同図ｅの様に窒
化膜をエツチングして、ベース領域３とエミツタ
領域４を形成する。ベース領域３の形成には、コ
レクタ電極の取り出し窓をホトレジストでおおつ
てイオン打込みを行なう。また、コレクタ電極の
取り出し領域１０は、４と同時に形成できる。適
当な熱処理を施えばｅの様な構造が得られる。な
お、ベース電極取り出し領域５は、９０から不純
物が加算し得られる。また、ベース３の形成に
は、リンを用いるとよい。リンは拡散係数が大き
いので、比較的容易に５と接触させることができ
る。次にエミツタとコレクタの金属電極を設けれ
ば、第３図の構造が得られる。
第５図は、第２の実施例の構造を得るための、
製造工程を示すものである。同図ａまでの工程
は、第４図ｂまでの工程と同じである。次に、本
工程では第５図ｂの様に、領域２の所望の箇所
に、ｎ型不純物を高濃度に含む多結晶シリコン層
９０を設ける。次に、同図ｃの様に、ｎ型不純物
のイオン打込みによりベース層３を設ける。イオ
ン打込みはホトレジストを利用すれば、選択的に
行なうことができる。イオン打込み後に熱処理を
行なうと同図ｃの様に９０からの不純物拡散によ
り領域５が形成できる。次に、同図ｄの様に表面
を酸化膜５５でおおい、エミツタとコレクタ電極
の取り出し窓を開孔し、ｐ型不純物をイオン打込
みして４と１０を得る。更に、エミツタとコエク
タの金属電極を形成すると、同図ｅの構造が得ら
れる。本実施例では、エミツタとベースが同一拡
散窓からは形成されないが、領域３と５の接触が
容易になるという利点を有する。本構造の効果は
第１の実施例と同様である。
製造工程を示すものである。同図ａまでの工程
は、第４図ｂまでの工程と同じである。次に、本
工程では第５図ｂの様に、領域２の所望の箇所
に、ｎ型不純物を高濃度に含む多結晶シリコン層
９０を設ける。次に、同図ｃの様に、ｎ型不純物
のイオン打込みによりベース層３を設ける。イオ
ン打込みはホトレジストを利用すれば、選択的に
行なうことができる。イオン打込み後に熱処理を
行なうと同図ｃの様に９０からの不純物拡散によ
り領域５が形成できる。次に、同図ｄの様に表面
を酸化膜５５でおおい、エミツタとコレクタ電極
の取り出し窓を開孔し、ｐ型不純物をイオン打込
みして４と１０を得る。更に、エミツタとコエク
タの金属電極を形成すると、同図ｅの構造が得ら
れる。本実施例では、エミツタとベースが同一拡
散窓からは形成されないが、領域３と５の接触が
容易になるという利点を有する。本構造の効果は
第１の実施例と同様である。
第６図に、本発明の第３の実施例を示す。本実
施では、領域２の底面に高濃度のｐ型不純物領域
５６を設ける。この様にすれば、エミツタ直下か
ら、コレクタ電極までのコレクタ直列抵抗が減少
できる。５６の形成には、ｎ型埋込層５１と重な
る様にｐ型不純物を埋込めばよい。５１にはアン
チモンを、５６にはボロンを用いると、ボロンの
方が大きく湧き上がつて、領域２と接触する様に
形成できる。
施では、領域２の底面に高濃度のｐ型不純物領域
５６を設ける。この様にすれば、エミツタ直下か
ら、コレクタ電極までのコレクタ直列抵抗が減少
できる。５６の形成には、ｎ型埋込層５１と重な
る様にｐ型不純物を埋込めばよい。５１にはアン
チモンを、５６にはボロンを用いると、ボロンの
方が大きく湧き上がつて、領域２と接触する様に
形成できる。
第７図に、本発明の第４の実施例を示す。本実
施例では、本発明をI2Lのインジエクタ部分に用
いる。５１はｎ型領域であり、埋込み層あるい
は、ｎ型基板である。２，３，４，５，８，５
４，５５，９０は、第３図と同じものを表わす。
更に、１１はｎ型領域、１２はｐ型領域、１３は
金属電極である。４，３，２がpnpトランジスタ
のエミツタ、ベース、コレクタであり、５１，
２，１１がnpnトランジスタのエミツタ、ベー
ス、コレクタである。５と１１，４と１２は同時
に形成できる。本実施例の効果は次の様な効果が
得られる。第１の効果は、第１の実施例で述べた
様に、インジエクタの電流利得が高くできるの
で、I2Lの消費電力−遅延時間積が低減できるこ
とである。第２の効果は、インジエクタのベース
の電位を制御できることに依る。その為第７図の
領域２と３の接合が順にバイアスにならない様に
動作させられるので、領域３に蓄積される電荷が
減少し、I2Lの速度が改善できる。特に、素子の
寸法を微細化した場合、I2Lの特性はインジエク
タの特性で大きく影響されるので、本実施例の様
に、インジエクタのベース電極とインジエクタの
エミツタ電極の距離を2μｍ以下にできる構造は
非常に有効である。
施例では、本発明をI2Lのインジエクタ部分に用
いる。５１はｎ型領域であり、埋込み層あるい
は、ｎ型基板である。２，３，４，５，８，５
４，５５，９０は、第３図と同じものを表わす。
更に、１１はｎ型領域、１２はｐ型領域、１３は
金属電極である。４，３，２がpnpトランジスタ
のエミツタ、ベース、コレクタであり、５１，
２，１１がnpnトランジスタのエミツタ、ベー
ス、コレクタである。５と１１，４と１２は同時
に形成できる。本実施例の効果は次の様な効果が
得られる。第１の効果は、第１の実施例で述べた
様に、インジエクタの電流利得が高くできるの
で、I2Lの消費電力−遅延時間積が低減できるこ
とである。第２の効果は、インジエクタのベース
の電位を制御できることに依る。その為第７図の
領域２と３の接合が順にバイアスにならない様に
動作させられるので、領域３に蓄積される電荷が
減少し、I2Lの速度が改善できる。特に、素子の
寸法を微細化した場合、I2Lの特性はインジエク
タの特性で大きく影響されるので、本実施例の様
に、インジエクタのベース電極とインジエクタの
エミツタ電極の距離を2μｍ以下にできる構造は
非常に有効である。
本発明によれば、縦方向で動作するトランジス
タのエミツタ電極とベース電極の距離を2μｍ以
下にできる。これは、従来法の1/3〜1/4であり、
効果は非常に大きい。更に、素子全体の寸法も大
幅に減少されるので、接合容量が減少し、周波数
特性が良好になる。
タのエミツタ電極とベース電極の距離を2μｍ以
下にできる。これは、従来法の1/3〜1/4であり、
効果は非常に大きい。更に、素子全体の寸法も大
幅に減少されるので、接合容量が減少し、周波数
特性が良好になる。
第１図、第２図は従来構造の断面図、第３図は
第１の実施例の断面図と平面図、第４図は第１の
実施例の構造を得るための製造工程の説明する装
置断面図、第５図は第２の実施例の構造を得るた
めの製造工程の説明する装置断面図、第６図は第
３の実施例の断面図、第７図は第４の実施例の断
面図である。 １……ｎ型領域、２……ｐ型領域、３……ｎ型
ベース領域、４……ｐ型エミツタ領域、５……ｎ
型ベース電極取り出し領域、６……エミツタとベ
ースの拡散窓、７……コレクタ電極、８……エミ
ツタ電極、９……ベース電極、１０……コレクタ
電極取り出し領域、１１……I2Lのコレクタ領域、
１２……I2Lのベース電極取り出し領域、１３…
…I2Lのベース電極、５０……ｐ型基板、５１…
…ｎ型埋込層、５２……エピタキシヤル層、５３
……ｐ型領域、５４……厚い酸化膜、５５……酸
化膜、５６……ｐ型埋込層、６０……薄い酸化
膜、６１……窒化膜、９０……多結晶シリコン、
１０１……酸化膜。
第１の実施例の断面図と平面図、第４図は第１の
実施例の構造を得るための製造工程の説明する装
置断面図、第５図は第２の実施例の構造を得るた
めの製造工程の説明する装置断面図、第６図は第
３の実施例の断面図、第７図は第４の実施例の断
面図である。 １……ｎ型領域、２……ｐ型領域、３……ｎ型
ベース領域、４……ｐ型エミツタ領域、５……ｎ
型ベース電極取り出し領域、６……エミツタとベ
ースの拡散窓、７……コレクタ電極、８……エミ
ツタ電極、９……ベース電極、１０……コレクタ
電極取り出し領域、１１……I2Lのコレクタ領域、
１２……I2Lのベース電極取り出し領域、１３…
…I2Lのベース電極、５０……ｐ型基板、５１…
…ｎ型埋込層、５２……エピタキシヤル層、５３
……ｐ型領域、５４……厚い酸化膜、５５……酸
化膜、５６……ｐ型埋込層、６０……薄い酸化
膜、６１……窒化膜、９０……多結晶シリコン、
１０１……酸化膜。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の第１半導体領域を含む半導体基
板の表面上の窒化膜に第１の開口を形成する工程
と、第２導電型の不純物を高濃度に含む多結晶半
導体層を該第１の開口を少なくととも覆うように
形成する工程と、該多結晶半導体層を酸化するこ
とにより該多結晶半導体層の表面に酸化膜を形成
する工程と、該酸化膜および上記多結晶半導体層
をマスクとして該酸化膜および上記多結晶半導体
層によつて被覆されていない上記窒化膜をエツチ
ングすることにより上記窒化膜に第２の開口を形
成する工程と、該第２の開口から第２導電型の不
純物と第１導電型の不純物を導入することにより
第２導電型の第２半導体領域と第１導電型の第３
半導体領域とを上記第１導電型の第１半導体領域
中に形成する工程とを含み、上記第２導電型の上
記第２半導体領域を形成する上記工程の間に上記
多結晶半導体層から上記第１半導体領域中に上記
第２導電型の不純物が拡散することによつて形成
される第２導電型の第４半導体領域は上記第２半
導体領域と接触してなり、 上記第１半導体領域、上記第２半導体領域、上
記第３半導体領域、上記第４半導体領域はそれぞ
れトランジスタのコレクタ領域、ベース領域、エ
ミツタ領域およびベース電極取り出し領域である
ことを特徴とする半導体装置の製造方法。 ２ 上記トランジスタは集積注入論理回路の電荷
注入素子であることを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。 ３ 半導体基板に形成された第１導電型の第１半
導体領域の表面上に第２導電型の不純物を高濃度
に含む多結晶半導体層を形成する工程と、該多結
晶半導体層によつて被覆されていない半導体基板
表面から上記第１半導体領域中に第２導電型の不
純物導入することにより第２導電型の第２半導体
領域を形成する工程と、上記多結晶半導体層によ
つて被覆されていない上記半導体基板表面上およ
び上記多結晶半導体層上に絶縁膜を形成する工程
と、上記第２半導体領域を形成する上記工程の後
に上記絶縁膜をエツチングすることによつて上記
第２半導体領域の基板表面に位置する開口を上記
絶縁膜に形成する工程と、該開口から第１導電型
の不純物を導入することにより第１導電型の第３
半導体領域を上記第２導電型の第２半導体領域中
に形成する工程とを含み、上記第２導電型の上記
第２半導体領域を形成する上記工程の間に上記多
結晶半導体層から上記第１半導体領域中に上記第
２導電型の不純物が拡散することによつて形成さ
れる第２導電型の第４半導体領域は上記第２半導
体領域と接触してなり、 上記第１半導体領域、上記第２半導体領域、上
記第３半導体領域、上記第４半導体領域はそれぞ
れトランジスタのコレクタ領域、ベース領域、エ
ミツタ領域およびベース電極取り出し領域である
ことを特徴とする半導体装置の製造方法。 ４ 上記トランジスタは集積注入論理回路の電荷
注入素子であることを特徴とする特許請求の範囲
第３項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57189049A JPS5979566A (ja) | 1982-10-29 | 1982-10-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57189049A JPS5979566A (ja) | 1982-10-29 | 1982-10-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5979566A JPS5979566A (ja) | 1984-05-08 |
| JPH0454984B2 true JPH0454984B2 (ja) | 1992-09-01 |
Family
ID=16234429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57189049A Granted JPS5979566A (ja) | 1982-10-29 | 1982-10-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979566A (ja) |
-
1982
- 1982-10-29 JP JP57189049A patent/JPS5979566A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5979566A (ja) | 1984-05-08 |
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