JPH02278920A - アナログディジタル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は積分型アナログディジタル変換回路に関する。

［従来の技術］ 従来の積分型アナログディジタル変換回路は、２重アナ
ログディジタル変換回路のように未知入力電圧の積分と
基準電圧の積分によりアナログディジタル変換を行う方
式であった。

［発明が解決しようとする課Ｍ］ しかし、前述の従来技術では測定分解能を１桁上げるた
めには変換に用いるクロックをアップしなければならず
、消費電力がアップしたり、対ノイズ性が悪くなるとい
う問題点を有する。

本発明はこの様な問題点を解決するものである。

［課題を解決するための手段］ 本発明のアナログディジタル変換回路は、未知入力電圧
を積分する第１の積分と、未知入力電圧と逆極性の基準
電圧を積分する第２の積分、及び前記未知入力電圧と同
極性の基準電圧を積分する第３の積分を行いかつ、前記
第２の積分と第３の積分は、ことなる積分抵抗を用いる
ことを特徴とする。

［作　用］ 本発明の上記の構成によれば、第２の積分においてアナ
ログディジタル変換の計測を行うと同時に、第２の積分
終了のコンパレータの判定時から測定クロックまでの時
間を求め、第３の積分を行うことにより前記計測結果の
補正を行うものである。

［実施例］ 第１図は本発明の一実施例を示すブロック図、第２図は
その動作を表すタイミング図である。

図に於いて入力端子１は未知電圧、入力端子２は基準電
圧、入力端子３は前記基準電圧と逆極性の逆基準電圧が
加えられており、入力信号切り替え回路４は、アナログ
ディジタル変換動作に応じ、入力端子１．２．３の何れ
か一つを選択する。

ゲイン切り換えスイッチ５及び積分用抵抗６は、基準電
圧積分タイミングＴ１に於いて、又ゲイン切り換えスイ
ッチ７及び１０倍に設定された積分用抵抗８は、逆基準
電圧積分タイミングＴ２のタイミングでそれぞれ積分乗
数を切り替える為に用いられる。

基本積分回路は前記積分抵抗６及び８、積分用コンデン
サー９、積分器１０、及びレベル判定用コンパレータ１
１により構成され、レベル判定用コンパレータ１１の出
力１０２はフリップフロップ１３に接続され制御信号１
０４を作成している。

基本タロツク１０５は制御ゲート１４に於いて、クロッ
ク１０３と制御信号１０４により構成され、前記補正ク
ロッ、り１０５は基本カウンタ１７に於いて計測される
。

補正クロック１０６は制御ゲート１５に於いてクロック
１０３と制御信号１０４の逆極性の信号により構成さ九
　前記補正クロック１０６は基本カウンタ１６及び１７
に於いて補正計測を行う。

補正計測は、補正クロック１０６が基本カウンタ１６の
カウントダウンに、基本カウンタ１６の出力は基本カウ
ンタ１７のカントダウンにそれぞれ接続されており、基
本カウンタ１６が一つでもカウントダウンを行うと基本
カウンタ１７は桁下げが行なわれる。

入力端子１に加えられた未知入力電圧は一定時間Ｔｘ積
分を行い積分用コンデンサー９に電荷を蓄える。積分用
コンデンサー９に蓄えられた電荷は基準電圧２及び逆基
準電圧３を用いて積分期間Ｔｓにレベル判定用コンパレ
ータ１１が反転するまで放電を行う、このときの積分器
出力１０１をタイミング図に示す。

基準電圧積分タイミングＴ１の終了時にコンパレータ１
１の出力とクロック１０３の間にタイミング差Ｔ３が存
在する場合、入力信号切り替え回路４は、積分回路を入
力端子３の逆基準電圧に切り替え逆基準電圧積分タイミ
ングＴ２を行う。

逆基準積分タイミングＴ２が行われる場合、即ちコンパ
レータ１１とクロック１０３の間にタイミングＴ４が存
在する場合、積分器１０はＴ３期間に於いて入力端子２
の基準電圧を余分に積分したことになり、積分用コンデ
ンサー９に電荷が蓄積される。

次に続く逆基準電圧積分タイミングＴ２の期間において
１０倍の積分抵抗８を用いて逆基準電圧により前記電荷
がなくなるまで積分を行うことにより得られる補正クロ
ック１０６は基準積分タイミングＴ１に於いて余分側ご
積分した期間Ｔ３の１０倍に相当することになり、基準
積分タイミングＴ１°で求めた結果の１０倍の値から逆
基準積分タイミングＴ２で求まった補正クロック数を引
くことによりアナログディジタル変換が達成できる。

［発明の効果］ 以上述べたように発明によれば、第２の積分において余
１分に積分された電荷を続く第３の積分時に１０倍の積
分乗数で積分を行うことにより、測定クロックをアップ
することなく測定分解能を上げることができる。また測
定クロックをアップしないため消費電流が少なく、測定
クロックなどによる回り込みノイズなどが低減できると
共に、本実施例からも明らかなようにアナログディジタ
ル変換に要する変換時間を大幅に短縮することができる
という効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図。 １　　　　未知入力電圧入力端子 ２　　　　基準電圧入力端子 ３　　　　逆基準電圧入力端子 ４　　　　人力信号切り替え回路 ５．７　　ゲイン切り替えスイッチ ６．８　　基準積分抵抗 ９　　　　積分コンデンサー １０　　　　積分器 １１　　　　レベル判定用コンパレータ１２　　　　ク
ロック入力端子 １３　　　　フリップフロップ １４．１５　制御ゲート １６．１７　基本カウンタ 第２図は本発明の一実施例におけるタイ１０１　　　　
積分器出力 １０２　　　　コンパレータ出力 １０３　　　　基本クロック １０４　　　　制御信号 １０５　　　　基本クロック １０６　　　　補正クロック ミング図。 以上 出願人　塩　尻　工　業　株式会社 代理人弁理士　銘木喜三部（他１名）

Claims (1)

【特許請求の範囲】
1. 積分型アナログディジタル変換回路において、積分器は
   未知入力電圧を積分する、第１の積分と前記未知入力電
   圧と逆極性の基準電圧を積分する第２の積分、及び前記
   未知入力電圧と同極性の基準電圧を積分する第３の積分
   を行いかつ、前記第２の積分と第３の積分は、ことなる
   積分抵抗を用いることを特徴とするアナログディジタル
   変換回路。