JPH0316434A - アナログディジタル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は積分型アナログディジタル変換回路に関する。

［従来の技術］ 従来の積分型アナログディジタル変換回路は、２重アナ
ログディジタル変換回路のように未知入力電圧の積分と
基準電圧の積分によりアナログディジタル変換を行う方
式であった。

［発明が解決しようとする課題］ しかし、前述の従来技術では測定分解能を１桁上げるた
めには変換に用いるクロックをアップしなければならず
、このため消費電力の増加や対ノイズ性が悪くなるとい
う問題点を有する。

そこで本発明はこの様な問題点を解決するところにある
。

［課題を解決するための手段］ 本発明のアナログディジタル変換回路は、未知入力電圧
を積分する第１の積分と、未知入力電圧と逆極性の基準
電圧を積分する第２の積分、及び前記未知入力電圧と同
極性の基準電圧を積分する第３の積分を行いかつ、前記
第２の積分時の基準電圧と第３の積分時の基準電圧は、
１０対１の大きさに設定されていることを特徴とする。

［作　用］ 本発明の上記の構成によれば第２の積分においてアナロ
グディジタル変換の計測を行うと同時に第２の積分終了
時のコンバレータの判定時から測定クロックまでの時間
により、第３の積分を行い前記計測結果の補正を行うも
のである。

［実施例コ 第１図は本発明の一実施例を示すブロック図、第２図は
その動作を表すタイミング図であり、図に於いて入力端
子１は未知電圧、入力端子２は前記未知電圧と逆極性の
基準電圧、入力端子３は前記基準電圧と逆極性（即ち未
知電圧と同極性）でありかつ前記基準電圧のｌＯ分の１
の逆基準電圧が加えられている。

積分入力切り替えスイッチ１は未知電圧積分サイクルＴ
ｘに於いて、入力切り替えスイッチ２は第一の基準電圧
積分サイクルＴ１、入力切り替えスイッチ３は第二の逆
基準電圧積分サイクルＴ２に於いて、それぞれの入力に
選択・結線される。

バッファーアンブ７は、前記各入力信号と積分器のイン
ピーダンスマッチングを取るための干渉防止アンプ（入
力信号源が積分器の入力インピーダンスに比較して十分
に小さいならば前記バツファーアンプは省略できる）で
あり、その出力は積分抵抗８に接続されている。

基本的アナログディジタル変換回路は前記積分抵抗８と
積分コンデンサー９、積分器１０及びコンバレータ１１
により構成されている。またコンバレータ１１の出力（
コンバレータ判定信号１０２）は、フリップフロップ１
３に接続され制御信号１０４を作成している。

計測信号１０５は、制御ゲート１５に於いて基準クロッ
ク１０３と、制御信号１０４及び、基準積分タイミング
入力端子１４に接続されたＴｓ信号（基準電圧積分サイ
クルＴｓ時に出力される）により構成され、基本カウン
タ１６に於いて計測される。

補正信号１０６は、制御ゲート１７に於いて基準クロッ
ク１０３と、制御信号１０４の逆極性の信号及び、積分
タイミング入力端子１４に接続されたＴｓ信号により構
成され、補正カウンタ１８に於いて補正計測される。

また補正計測動作は、補正信号１０６が補正カウンタ１
８のカウントダウンに、補正カウンタ１８の出力は基本
カウンタ１６のカウントダウンにそれぞれ接続されてお
り、補正カウンタ１８が一つでもカウントダウンを行う
と基本カウンタ１６は桁下げが行なわれる。

入力端子１に加えられた未知電圧は、一定時間（未知電
圧積分サイクルＴｘ）積分を行い積分コンデンサー９に
入力電圧に応じた電荷を蓄える。積分コンデンサー９に
蓄えられた電荷は入力端子２に加えられた基準電圧及び
、入力端子３に加えられた逆基準電圧を用いて未知時間
（基聖電圧積分サイクルＴｓ）にコンバレータ１１の出
力（コンパレータ判定信号１０２）が反転するまで放電
を行う、このときの積分器出力１０１をタイミング図に
示す。

第一の基準電圧積分サイクルＴ１の終了時にコンパレー
タ１１の出力とクロック１０３の間に時間差（検出サイ
クルＴ３）が存在する場合、積分回路を入力端子３の逆
基準電圧に切り替え第二の基準電圧積分サイクルＴ２を
行う。

第二の基準電圧積分サイクルＴ２が行われる場合、即ち
コンバレータ１１と基準クロック１０３の間に時間差（
検出サイクルＴ３）が存在する場合、積分器１０はＴ３
期間に於いて入力端子２に加えられた基準電圧を余分に
積分したことになり、積分コンデンサー９に、検出サイ
クルＴ３に応じた基準電圧が蓄積される。

続く第二の基準電圧積分サイクルＴ２の期間において、
１０分の一の逆基準電圧により前記電荷がなくなるまで
積分を行うことにより得られる補正信号１０６は、第一
の基準電圧積分サイクルＴ１に於いて余分に積分した期
間Ｔ３の１０倍に相当することになり、第一の基準電圧
積分サイクルＴ１で求めた結果の１０倍の値から、第二
の基？４！電圧積分サイクルＴ２で求まった補正クロッ
ク数を引くことによりアナログディジタル変換が達成で
きる。

［発明の効果〕 以上述べたように発明によれば、第一の基準電圧積分サ
イクルにおいて余分に積分された電荷を続く第二の基準
電圧積分サイクル時に１０分の一の逆基準電圧を用いて
積分を行うことにより、測定クロックをアップすること
なく測定分解能を上げることができ、また測定クロック
は、従来と同じクロックを用いることが可能なため低消
費電力化が達成可能となる。また測定クロックの低速化
により、ロジック回路などからの回り込みノイズなどが
低減でき安定度の高いアナログディジタル変換回路が実
現可能となると共に本実施例からも明らかなように従来
と同じ分解能の場合アナログディジタル変換に要する時
間を大幅に短縮できるという効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図。 １、２、３　　人力端子 ４、５、６　　積分入力切り換えスイッチ７　　　　バ
ッファーアンプ ８　　　　積分抵抗 ９　　　　積分コンデンサー １０　　　　積分器 １１　　　　　コンパレータ １２　　　　基準クロック入力端子 １３　　　　フリップ゛フロップ １４　　　　基準積分タイミング入力端子１５、１７　
　制御ゲート １６　　　　基本カウンタ １８　　　　補正カウンタ 第２図は本発明の一実施例におけるタイミング図。 １０１　　　　　積分器出力信号 １０２　　　　コンパレータ判定信号 １０３　　　　基準クロック １０４　　　　判定遅延信号 １０５　　　　計測信号 １０６　　　　補正信号 Ｔｘ　　　　　未知電圧積分サイクル Ｔｓ　　　　　基準電圧積分サイクル Ｔ１　　　　第一の基準電圧積分サイクルＴ２　　　　
第二の基準電圧積分サイクルＴ３　　　　検出サイクル 以上

Claims (1)

【特許請求の範囲】
1. 　積分型アナログディジタル変換回路において積分器は
   、未知入力電圧を積分する第１の積分と、前記未知入力
   電圧と逆極性の基準電圧を積分する第２の積分、及び前
   記未知入力電圧と同極性の基準電圧を積分する第３の積
   分を行いかつ、前記第２の積分時の基準電圧と第３の積
   分時の基準電圧は、１０対１の大きさに設定されている
   ことを特徴とするアナログディジタル変換回路。