JPH02279072A - 水平ａｆｃ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、テレビジョン受像機の水平ＡＦＣ回路に関す
るもので、特にＡＦＣの引込み時間の短縮と耐ノイズ性
の向上を図った水平ＡＦＣ回路に関するものである。

（ロ）従来の技術 弱電界時などに発生する映像信号中のノイズに起因して
水平ＡＦＣ回路が誤動作を起こすことが知られている。

その対策として映像信号中の水平同期信号付近において
のみＡＦＣ動作を行ない、その他の期間はおいてはＡＦ
Ｃ動作を禁止させる方法が知られている。第２図はその
様な水平ＡＦＣ回路を示す回路図で、入力端子（１）か
らの水平同期信号を制御信号に応じてゲートするゲート
回路（２）と、該ゲート回路（２）の出力信号とフライ
バックパルスとの位相比較を行なう位相比較回路（３）
と、該位相比較回路（３）の比較出力に応じて発振が制
御される水平発振回路（４）と、該水平発振回路（４）
の発振出力を分周する水平カウントダウン回路（５）と
、水平出力回路（６）と、偏向コイル（７）から得られ
るフライバックパルスと前記水平同期信号との位相比較
を行なう水平同期検出回路（８）とから構成されている
。

第２図において、水平発振回路（４）の発振出力信号は
、水平カウントダウン回路（５）で分周され周波数ｒｕ
（ｆｓｔは水平周波数）となり水平出力回路（６）を介
して水平出力トランジスタ（９）及び（１０）に印加さ
れる。すると、偏向フィル（７）から第３図（イ）の如
きフライバックパルスが発生し、水平同期検出回路（８
）及び位相比較回路（３）に印加される。

今、入力端子（１）に印加される水平同期信号の位相が
第３図（ロ）の如く、第３図（イ）のフライバックパル
スの位相と一致しているとする。すると、水平同期検出
回路（８）の検出出力がｒ　Ｈ、レベルとなり、該出力
が水平カウントダウン回路（５）に印加きれる。すると
、前記ｒＨ，レベルの信号に応じて水平カウントダウン
回路（５）から第３図（ハ）のゲート信号が発生し、ゲ
ート回路（２）で入力水平同期信号をゲートする。

その為、ゲート回路（２）を通過した水平同期信号とフ
ライバックパルスとが位相比較回路（３〉で位相比較さ
れ、その誤差出力に応じて水平発振回路（４）の発振が
制御される。

従って、第２図の回路に依れば水平同期信号以外の期間
に混入したノイズ等による誤動作を防止出来る。

次ニ、第３図（イ）のフライバックパルスに対し、位相
のずれた第３図（ニ）の如き水平同期信号が到来してい
るとする。すると、水平同期検出回路（８）から「Ｌ」
レベルの検出出力が水平カウントダウン回路（５）に加
わり、該水平カウントダウン回路（５）から第３図（＊
）の如きｒ　Ｈ、レベルのゲート信号がゲート回路（２
）に印加される。その為、水平同期信号はゲートされる
ことなく、そのまま位相比較回路（３）に印加される。

従って、第２図の回路に依ればチャンネル切換時などで
、水平同期信号の位相が一時的に乱れた時でも同期引込
み時間を短縮出来る。

尚、前記水平カウントダウン回路（５）は内蔵する分周
器の出力をデコードするデコーダを備え、該デコーダに
よってゲート信号を作成する構成であり、前記デコーダ
をリセットすることで前記ゲート信号を禁止することが
出来る。

（ハ）発明が解決しようとする課題 ところで、第２図の回路において水平同期信号の位相が
正常であるか否かを判別する水平同期検出回路＜８）の
感度は、接続された積分回路（１１）の時定数に応じて
定まる。その時定数は、耐ノイズ性の向上と同期引込み
時間の短縮という相反する特性を満足する為に中程度の
値に設定しなければならない。しかしながら、そうする
と、どちらの特性も十分に満足することが出来ないとい
う問題があった。

（ニ）課題を解決するための手段 本発明は、上述の点に鑑み成されたもので、水平同期信
号とフライバックパルスとの位相比較を行なう感度の低
い第１水平同期検出回路と、前記水平同期信号と前記フ
ライバックパルスとの位相比較を行なう感度の高い第２
水平同期検出回路と、前記第１及び第２水平同期検出回
路の検出出力のアンドを取るアンドゲートと、該アンド
ゲートの出力信号に応じてゲート信号を作成するゲート
信号作成回路と、該ゲート信号作成回路からのゲート信
号に応じて前記水平同期信号に対するゲート動作を行な
うゲート回路と、を備え、前記ゲート回路を通過した水
平同期信号とフライバックパルスとを位相比較すること
を特徴とする。

（＊）作用 本発明に依れば、検出感度の低い第１水平同期検出回路
と検出感度の高い第２水平同期検出回路を設け、両回路
の検出出力のアンド出力でゲートパルスを制御している
。その為、水平同期信号の位相がわずかでも乱れると、
第２水平同期検出回路の出力でアンドゲートから位相乱
れを検出できる。又、ＶＴＲの特殊再生時などに発生す
る短い期間のノイズに対しては、第１水平同期検出回路
は位相一致の検出出力を保持し、第２水平同期検出回路
は位相乱れを検出する。そして、前記短い期間のノイズ
が終了すると、前記第２水平同期検出回路はただちに位
相一致の検出出力を発生するので、この場合にもアンド
ゲートからただちに位相一致の検出出力を得ることが出
来る。

（へ）実施例 第１図は、本発明の一実施例を示す回路図で、（１２）
は入力端子（１）からの水平同期信号と偏向コイル（７
）からのフライバックパルスとの位相比較を行なう感度
の低い第１水平同期検出回路、（１３）は前記水平同期
信号と前記フライバックパルスとの位相比較を行なう感
度の高い第２水平同期検出回路、（１４）は前記第１及
び第２水平同期検出回路（１２）及び（１３）の検出出
力の一致をとるアンドゲートである。

尚、第１図において第２図と同一の回路素子については
同一の符号を付し、説明を省略する。

まず強電界で水平同期信号が入力端子（１）に印加され
る場合について説明する。入力端子（１）からの水平同
期信号を第４図（イ〉、偏向フィル（７）からのフライ
バックパルスを第４図（ロ）で示すと、第１水平同期検
出回路（１２）から、２つの信号の位相が一致している
ことを示す「ＨＪレベルの検出出力が発生しアンドゲー
ト（１４）に印加される。−方、前記水平同期信号及び
前記フライバックパルスは、同時に第２水平同期検出回
路（１３）内のアンドゲート（１５）に印加啓れ、その
出力は第４図（ハ）の如くなる。その為、第１及び第２
Ｒ３−ＦＦ（Ｒ３−ＦＦはＲ−８型フリップフロップ回
路）（１６）及び（１７）がセットされる。水平発振回
路（４）は３２ｔＨの周波数で発振しており、水平カウ
ントダウン回路（５）は、その信号の１／３２分周を行
なって周波数ｆ８の信号を出力している。従って、前記
水平カウントダウン回路（５）を構成する分周器（図示
せず）の各段の出力を組み合わせれば、第４図（ニ）及
び（＊）に示す第１及び第２分周出力≠１及び≠、を得
ることが出来る。第１Ｒ３−ＦＦ　（１６）のＱ、出力
は第４図（ハ）の信号で「Ｌ」レベルに反転し、前記第
２分周出力信号φ、でｒＨ」レベルに反転するので第４
図（へ）の如くなる。その為、第２アンドゲート（２２
）の出力は、第４図（ト）の如く常に「Ｌ」レベルとな
る。従って、第２Ｒ８−ＦＦ（１７）のＱ出力に応じて
第３アンドゲート（１８）は導通状態となり、又Ｑ出力
に応じてｎ進カウンタ（１９）及び第３Ｒ８−ＦＦ（２
０）のリセットが解除される。その為、第３アンドゲー
ト（１８）を第２分周出力φ、が通過し、ｎ進カウンタ
ク１９）で計数が行なわれる。前記第２分周出力φ８が
ｎ個、ｎ進カウンタ（１９）に印加されると、そのＱ出
力がｒＨ，レベルとなり第３Ｒ８−ＦＦ（２０）をセッ
トするので、該第３Ｒ８−ＦＦ（２０）のＱ出力が第４
図（チ）の如＜’Ｈ，レベルとなっている。

その為、アンドゲート（１４）の出力も「Ｈ，レベルと
なり、制御信号として水平カウントダウン回路（５）に
印加される。すると、水平カウントダウン回路（５）か
ら第４図（す）のゲートパルスが発生し、ゲート回路（
２）に印加される。

従って、強電界時にノイズが混入していたとしても水平
ＡＦＣ回路の誤動作を防止することが出来る。

ここで、第２水平同期検出回路（１３）の位相一致を検
出する感度は、ｎ進カウンタ（１９）の計数値ｎで決定
される。その為、計数値ｎを１や２などに設定すれば、
感度を高くすることが出来る。

次に強電界から弱電界に受信状態が変わったとする。こ
の時の水平同期信号は、第６図（イ）に示す如く多くの
ノイズを含むと共に同期信号が割れてくる。その様な水
平同期信号が第゛２水平同期検出回路（１３）に印加さ
れても、第６図（ロ）に示すフライバックパルス期間中
にＬレベルの信号が存在すれば、第１及び第２Ｒ８−Ｆ
Ｆ（１６）及び（１７）がセットされるので、第２水平
同期検出回路（１３）の出力はｒＨ，レベルを保つ、そ
の為、アンドゲート（１４）の出力は、第１水平同期検
出回路（１２）の検出出力に応じて定まることになる。

第１水平同期検出回路（１２）に接続された積分回路（
２１）の時定数は、前述の如く大に設定している。その
為、弱電界時でもｒ　Ｈ、レベルの信号をアンドゲート
（１４）に印加し続けさせることが出来、到来する水平
同期信号に対しゲート動作を施すことが出来る。

般に弱電界時であっても、水平同期信号の位相は正しく
なっているので、ゲート動作を施すことが望まれる。

その状態から更に弱電界となったとする。この場合には
同期引込み動作を停止させ、新たに到来する水平同期信
号に同期させる準備をしておいた方が好ましい。即ち、
極端な弱電界になると第１水平同期検出回路（１２）の
出力が「Ｌ」レベルとなり、第２水平同期検出回路（１
３）の出力に拘わらず、ゲート動作を停止させることが
出来る。

次にチャンネル切換えやＶＴＲの特殊再生などで、水平
同期信号の位相が一時的に乱れたとする。この場合、正
常な状態から乱れた状態に替わった時にはすぐにその検
出を行ないゲート動作を停止させ、又乱れた状態から正
常な状態に復帰した時にもすぐにその検出を行なってゲ
ート動作を再開させることが望まれる。

まず水平同期信号が正常な状態から乱れた状態に替わっ
た場合の動作を第５図を用いて説明する。第５図（イ）
に示す水平同期信号の位相が第５図（ロ）に示すフライ
バックパルスより進んだとする。すると、第１アンドゲ
ート（１５）の出力は、第５図（ハ）の如く２個目の水
平同期信号が到来した時ｒ　Ｈ、レベルにならずｒ　Ｌ
　、レベルのままである。一方、第１Ｒ５−ＦＦ（１６
）は第５図（＊）に示す第２分周出力φ、によって、す
でにリセットされているので、その状態を保持しそのＱ
、出力は第５図（へ）の如く「Ｈ」レベルとなっている
。その為、第５図（ニ）に示す第１分周出力−、が第２
アンドゲート（２２）に加わると、その出力がｒ　Ｈ、
レベルとなり第２Ｒ８−ＦＦ（１７）はリセットされそ
のＱ、出力は第５図（ト）の如＜’ＬＪレベルとなル、
同時ｔ：第２　ＲＳ　−Ｆ　Ｆ（１７）（’）Ｑ＊出カ
バ’　ＨＪレベルとなるのでｎ進カウンタ（１９）及び
第３Ｒ３−Ｆ　Ｆ　（２０）はリセットされる。その為
、第２分周出力φ、は、ｎ進カウンタ（１９）に加わら
なくなり、第３Ｒ８−ＦＦ（２０）のＱ出力は「Ｌ、レ
ベルとなる。

一方、第１水平同期検出回路（１２）は感度が低い為、
ｒＨ」レベルの信号を出力し続けている。その為、第２
水平同期検出回路（１３）の検出出力（Ｌレベル）に応
じてアンドゲート（１４）の出力は「Ｌ」レベルとなり
水平カウントダウン回路（５）に印加諮れる。すると、
水平カウントダウン回路（５）から第５図（チ）の如き
ｒ　Ｈ、レベルを継続するゲート信号が発生しゲート回
路（２）に印加される。

従って、第１図の回路に依れば到来する水平同期信号の
位相が一周期でも乱れるとゲート動作を停止させること
が出来る。

次に上述の乱れた状態から正常な状態に切換わったとす
る。ただし、この場合ノイズ期間があまり長期間でなく
第１水平同期検出回路（１２）は、正常であることを示
すｒ　Ｈ、レベルを検出し続けているとする。水平同期
信号とフライバックパルスの位相が一致し始めると、前
述の強電界の場合の時と同様に第１及び第２Ｒ８−ＦＦ
（１６）及び（１７）はセットされ、第２分周出力φ、
が第３アンドゲート（１８）を介してｎ進カウンタ（１
９）で計数されるようになる。その為、計数値ｎを小さ
くすることで、すぐに第３Ｒ５−ＦＦ（２０）のＱ出力
をｒ　Ｈ、レベルに反転させることが出来る。

従って、この場合にも感度の高い第２水平同期検出回路
（１３）の検出出力で水平カウントダウン回路（５）を
駆動することが出来、ゲート動作をすぐに再開させるこ
とが出来る。

尚、第１図において、第２水平同期検出回路（１３）を
デジタル回路で構成し、感度をカウンタの計数値で定め
たが、第１水平同期検出回路（１２）と同様に積分回路
の時定数に応じて感度を定めても良い。

第１図において、電源投入直後は、水平同期信号とフラ
イバックパルスとの位相関係が非常に乱れている。この
時、２つの信号のタイミングに依っては偶然第２水平同
期検出回路（１３）の出力がｒ　Ｈ、レベルとなってし
まうことがあるが、実際の位相関係はまだ乱れている。

この時、第１水平同期検出回路（１２）の出力は電源が
安定するまでｒＬ、レベルであり、安定後はじめてｒ　
Ｈ、レベルの出力が可能となる。従って、電源投入後の
ゲート動作が行なわれ、同期引込みに時間を要するとい
う事が防止される。

（ト）発明の効果 以上述べた如く、本発明に依れば、感度の異なる２つの
水平同期検出回路のアンド出力で水平ＡＦＣ回路のゲー
ト動作を切換えているので、耐ノイズ性の向上と同期引
込み時間の短縮を同時に達成することが出来る。その為
、特に切換えやＶＴＲの特殊再生時などで水平同期信号
の位相が乱れても安定にフライバックパルスを発生させ
ることが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は従来
の水平ＡＦＣ回路を示す回路図、第３図（イ）乃至（ホ
）は第２図の説明に供する為の波形図、第４図（イ）乃
至（す）は第１図の説明に供する為の波形図、第５図（
イ）乃至（チ）は第１図の説明に供する為の波形図、及
び第６図（イ）及び（ロ）は第１図の説明に供する為の
波形図である。 （２）・・・ゲート回路、　（３）・・・位相比較回路
、（４）・・・水平発振回路、　（５）・・・水平カウ
ントダウン回路、　（１２）・・・第１水平同期検出回
路、　（１３）・・・第２水平同期検出回路、　（１４
）・・・アンドゲート。

Claims (2)

【特許請求の範囲】
1. （１）水平同期信号とフライバックパルスとの位相比較
   を行なう感度の低い第１水平同期検出回路と、 前記水平同期信号と前記フライバックパルスとの位相比
   較を行なう感度の高い第２水平同期検出回路と、 前記第１及び第２水平同期検出回路の検出出力のアンド
   を取るアンドゲートと、 該アンドゲートの出力信号に応じてゲート信号を作成す
   るゲート信号作成回路と、 該ゲート信号作成回路からのゲート信号に応じて前記水
   平同期信号に対するゲート動作を行なうゲート回路と、 を備え、前記ゲート回路を通過した水平同期信号とフラ
   イバックパルスとを位相比較することを特徴とする水平
   ＡＦＣ回路。
2. （２）前記ゲート回路から得られる水平同期信号とフラ
   イバックパルスとの位相比較を行なう位相比較回路と、 該位相比較回路の出力信号に応じて発振する水平発振回
   路と、 該水平発振回路の発振出力信号を分周する水平カウント
   ダウン回路と、 を備え、前記ゲート信号作成回路として前記水平カウン
   トダウン回路を用いたことを特徴とする請求項第１項記
   載の水平ＡＦＣ回路。