JPH02280256A - 接続位置の検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プロセッサ部とこれにより制御、される複数
のアダプタ部とから構成される情報処理装置に利用する
。

〔概要〕

本発明は、ひとつのプロセッサ部に内部バスにより縦続
接続された複数のアダプタ部のそれぞれに設けられた制
御部が、内部バス上の接続位置を検出する方式において
、 各アダプタ部にｎビットの位置検出用の信号線を縦続接
続し、これに送出される位置検出信号を各アダプタ部で
１ビットづつシフトするようにすることにより、 各アダプタ部の配置を自由に決定できるようにしたもの
である。

〔従来の技術〕

従来の技術としては、あらかじめ決められた実装形態に
従って、プロセッサ部に対する各アダプタ部の位置を決
定するか、あるいはスイッチ手段などを設定して接続位
置を検出していた。

〔発明が解決しようとする問題点〕

しかし、従来の接続位置の検出方式では、あらかじめ決
められた接続位置にしか接続できないのでシステムの構
築が限定されてしまうという欠点がある。また、スイッ
チ手段などを設定することにより位置番号を決定するも
のでは、スイッチ手段の設定などに誤りが生じやすい欠
点がある。さらに、１つのプロセッサ部に同一のアダプ
タ部を複数台接続する場合、アダプタ部自体は同一のも
のであっても、スイッチ手段の設定が異なる。

本発明は、実際に接続される位置に拘束されることなく
、自由にアダプタ部を接続できる接続位置の検出方式を
提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、ひとつのユニットに、ひとつのプロセッサ部
と、このプロセッサ部に内部バスにより縦続接続された
複数のアダプタ部とを含み、各アダプタ部には制御部を
備え、この制御部が自アダプタ部の内部バス上の接続位
置を検出する方式において、 内部バスに平行してｎビット　（ｎは２以上の整数）の
位置検出用の信号線を設け、各アダプタ部には、このｎ
ビットの信号線の前段からの入力値を検出して制御部に
与えるデコーダと、この前段からの入力値に１ビットの
シフトを与えて後段に宛て出力するエンコーダとを含み
、 プロセッサ部には、ｎビットの信号線に初期値を与える
位置信号発生回路を含むことを特徴とする。

〔作用〕

プロセッサ部から信号線に送出された位置信号の初期値
は縦続接続された最初のアダプタ部の制御部で１ビット
、シフトされて後段のアダプタ部の制御部に送られ、こ
の後段の制御部でこれをさらに１ビット、シフトされ、
次の後段の制御部に送出されるようになっている。すな
わち各制御部では入力された位置信号は１ビット、シフ
トされて出力される。したがって信号線の接続順序によ
り、各制御部はその接続位置を自ら検出できる。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明一実施例の要部のブロック構成図であり
、第２図は前記実施例の全体構成図である。

本実施例では、ユニットＣ６５Ｃ８が汎用バスＣＢによ
り接続され、ユニットｃｏ内にはひとつのプロセッサ部
Ｐ。の制御部Ｆ。と８組のアダプタ部Ａ。８％　Ａ　ｏ
７のそれぞれの制御部Ｆ。ａ　−Ｆ　ｏ　ｔとが内部バ
スＢ。Ｑ　””’　８０６により縦続接続されている。

ここで本発明の特徴とするところは、この内部バスＢ０
゜〜ＢＯＹに平行して３ビットの位置検出用の信号線Ｌ
ｏ１Ｌ１、Ｌ２を設け、各アダプタ部Ａ　ｏ。−、Ａ、
　ｏ７にはこの３ビットの信号線り、　、Ｌ、、Ｌ２の
前段のプロセッサ部またはアダプタ部からの入力値を検
出して、これを位置番号として制御部Ｆｏｏ＝Ｆｏｔに
それぞれ与えるデコーダＤｏｏ−Ｉ）ｏｔと、この前段
からの入力値に１ビットのシフトを与えて後段に宛て出
力するエンコーダＥ。ｏ　””’　Ｅ　Ｏ７とを含み、
プロセッサ部Ｐ。の制御部Ｆ、には信号線Ｌｏ　、ＬＩ
、Ｌ２に初期値として「０」、「０」、「０」の位置信
号を発生する位置信号発生回路ＳＧ、を含むことにある
。

このユニットＣ８の構成は、共通バスＣＢで接続される
他のユニットＣ１においても同様である。

第１図で、ユニッ）Ｃ８のアダプタ部Ａ。７よりユニッ
トＣ１のプログラム部Ｐ１に信号線り。、ＬＩ　、Ｌ２
および内部バスＢ。フが引き込まれているように図示さ
れているが、これは各アダプタ部を同一の接続構造のも
のとしたためであって、プロセッサｎ　Ｐ　＋　に引き
込まれた端子部プロセッサ部Ｐ１の制御部Ｆ、に接続さ
れていない。さらに信号線り。ＳＬｌ　、Ｌ２はひとつ
のユニット中のアダプタ部が８個であるために３本必要
であり、ひとつのユニット内に最大１６個のアダプタ部
が接続される場合は４本必要となる。

次に各アダプタ部がユニットに於ける接続位置をどのよ
うに検出するかを示す。まず、プロセッサ部Ｐａは後段
のアダプタ部へ〇。に接続位置番号０を２進数で表示し
て出力する（「０」、「０」、「Ｏ」）。アダプタ部Ａ
ａｏは入力された位置番号をデコーダＤ０゜で２進数か
ら１０進数にデコードする。デコードされた位置番号に
より、アダプタ部Ａｏａの制御部Ｆ。０は自己の位置を
０番と認識する。

デコードＤ０゜の出力はその出力が表わす値より１大き
い値を表わすエンコーダＥ。０の入力に接続されている
。よってこの場合、エンコーダには“１”が入力される
ことになる。エンコーダＥ。０は人力された値“ｌ”を
２進数（「０」、「０」、「１」）にエンコードし、後
段のアダプタ部Ａ。、に出力する。ここで、本実施例で
はデコーダとして後段のアダプタ部Ａ　Ｏ＋に出力する
。ここで、本実施例ではデコーダとして集積回路Ｌ３１
３８を使用し、エンコーダとして集積回路ＬＳ１４８と
インバータを使用している。集積回路ＬＳ１３８は人力
された２進数をその値を表わす出力ピンのみを「０」力
された人力ピンが表わす値のうち最も大きい値を２進数
にして出力する。但し、その出力は論理が負になってい
るので本実施例ではそれを反転させるインバータを集積
回路ＬＳ１４ｇの出力に接続し、インバータの出力をエ
ンコーダの出力としている。同様にしてアダプタ部Ａ　
０１、ＡＯ２も接続位置をそれぞれ１番、２番　と認識
することができる。

プロセッサＢＰｏの制御部Ｆ。は複数本の信号線から成
る内部バスＢ。ｉを通してアダプタ部Ａ。。、Ａ、、Ｓ
Ａｏ、　　の制御部に制御信号等をおくる。制御信号に
はどのアダプタ部に対する制御信号か識別できるように
アダプタ部番号が付加されている。

各アダプタ部の制御部は送られてきた制御信号に付加さ
れたアダプタ部番号と各自の接続位置番号を比較し、一
致していればその制御信号に従い各自の内部の制御を行
う。このようにして、アダプタＡ。ｏ　＝　Ａ　ｏ　ｔ
はユニッ１−Ｃ６内においてどの位置に接続されている
かを検出することができ、それによりプロセッサ部Ｐａ
は各アダプタ部を個々に制御することができる。以上と
同様にして、ユニッ）ＣＩ、Ｃ２のアダプタ部は各々が
人出力制御部内でどの位置に接続されているかを検出す
ることができる。また、ユニットは筐体内でどの位置に
実装されてもプロセッサ部あるいはアダプタ部とアダプ
タ部間の信号線の接続関係は同じであるので、筐体内で
はどの位置にも実装できる。さらに、第３図に示すよう
にプロセッサ部Ｐ。、Ｐ３、Ｐ２　は各信号線の端子の
入力端と出力側を内部接続していないので内部バスＢ。

ｉ、Ｂ　、　ｉ−Ｂ　、　１１！それぞれ分離されてい
る。

〔発明の効果〕

以上説明したように本発明によれば、あらかじめ決めら
れた接続形態にしかユニットを接続できないという制限
はなくなる。

また、接続位置によりスイッチ手段などの設定をしない
ですむので、スイッチ手段設定のさいにおきる誤りも生
じなくなる。

さら１ご、１つのプロセッサ部に同一のアダプタ部を複
数接続する場合も各アダプタ部に手を加える必要がない
。

【図面の簡単な説明】

第１図は本発明一実施例のブロック構成図。 第２図は前記実施例の全体説明図。 第３図は前記実施例の信号線の接続図。 Ａｏｏ〜Ａ　ｏ　ｑ−Ａ　ｎ　＋　”’アダプタ部、Ｂ
ｏｏ〜Ｂｈｉ・・・内部ハス、ＣＢ・・・汎用ハス、Ｄ
ｏ０〜Ｄ　。？””’　Ｄ　ｈ□・・・デコーダ、Ｅ　
ｏｏ　＝　Ｅ　ａｔＥｈ　ｉ−エンコーダ、Ｆ。 〜Ｆ　ｈ　、Ｆ　ｏｏ−Ｆ　ａ７Ｆｎｔ−制御部、Ｌｏ
　％　Ｌｌ　％Ｌ２・・・信号線、Ｐ０〜Ｐ、・・・プ
ロセッサ部。

Claims (1)

1. 【特許請求の範囲】 １、ひとつのユニットに、ひとつのプロセッサ部と、こ
   のプロセッサ部に内部バスにより縦続接続された複数の
   アダプタ部とを含み、 各アダプタ部には制御部を備え、 この制御部が自アダプタ部の前記内部バス上の接続位置
   を検出する方式において、 前記内部バスに平行してｎビット（ｎは２以上の整数）
   の位置検出用の信号線を設け、 各アダプタ部には、 このｎビットの信号線の前段からの入力値を検出して前
   記制御部に与えるデコーダと、 この前段からの入力値に１ビットのシフトを与えて後段
   に宛て出力するエンコーダと を含み、 前記プロセッサ部には、前記ｎビットの信号線に初期値
   を与える位置信号発生回路を含む ことを特徴とする接続位置の検出方式。