JPH03257535A - 複数信号割り込み回路方式 - Google Patents
複数信号割り込み回路方式Info
- Publication number
- JPH03257535A JPH03257535A JP5696790A JP5696790A JPH03257535A JP H03257535 A JPH03257535 A JP H03257535A JP 5696790 A JP5696790 A JP 5696790A JP 5696790 A JP5696790 A JP 5696790A JP H03257535 A JPH03257535 A JP H03257535A
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- JP
- Japan
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- signal
- change
- signals
- cpu
- circuit
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 16
- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の割り込み発生要因となる信号を入力と
し、同時に二つ以上の信号が割り込み要因とならないと
いう特性を持つ複数信号割り込み回路方式に関する。
し、同時に二つ以上の信号が割り込み要因とならないと
いう特性を持つ複数信号割り込み回路方式に関する。
従来、この種の複数信号割り込み回路方式は、複数の信
号の変化点で中央演算処理装置（以ｆ＆ ＣＰＵ）へ割
り込みを行う場合、入力信号の変化点を検出し論理和回
路を介してＣＰＵへ割込要求信号を送信すると共に、変
化信号の検出は入力信号を直接入力するパラレル入力ポ
ートからの出力でｃｐｕが処理していた。
号の変化点で中央演算処理装置（以ｆ＆ ＣＰＵ）へ割
り込みを行う場合、入力信号の変化点を検出し論理和回
路を介してＣＰＵへ割込要求信号を送信すると共に、変
化信号の検出は入力信号を直接入力するパラレル入力ポ
ートからの出力でｃｐｕが処理していた。
第２図は従来の一例を示すブロック図である。
第２図に示すように、ｎ組の入力信号のそれぞれはパラ
レル入力ポート８０に接続すると共に、ｎ個の信号変化
点検出回路１１〜１ｎのそれぞれにも接続する。信号変
化点検出回路１１〜１ｎの出力は論理和回路３０に接続
し、この論理和回路３０は一つの割込要求信号をＣＰＵ
９０へ出力する。パラレル入力ポート８０はｎ組の入力
信号を直接受信し、ＣＰＵ９０は変化信号位置をパラレ
ル入力ポート８０の変化位置を読んで判断していた。
レル入力ポート８０に接続すると共に、ｎ個の信号変化
点検出回路１１〜１ｎのそれぞれにも接続する。信号変
化点検出回路１１〜１ｎの出力は論理和回路３０に接続
し、この論理和回路３０は一つの割込要求信号をＣＰＵ
９０へ出力する。パラレル入力ポート８０はｎ組の入力
信号を直接受信し、ＣＰＵ９０は変化信号位置をパラレ
ル入力ポート８０の変化位置を読んで判断していた。
上述した従来の複数信号割り込み回路方式は、割り込み
要因となる信号をそのままパラレル入力ポートに入力し
ているため、割り込み要因となる信号ｎに比例してパラ
レル入力ポートの数が多くなり、回路規模が大きくなる
と共に、どの信号が変化して割り込み要因となっている
かをＣＰＵの処理によって判定するため、ＣＰＵの処理
量が大きくなるという問題点があった。
要因となる信号をそのままパラレル入力ポートに入力し
ているため、割り込み要因となる信号ｎに比例してパラ
レル入力ポートの数が多くなり、回路規模が大きくなる
と共に、どの信号が変化して割り込み要因となっている
かをＣＰＵの処理によって判定するため、ＣＰＵの処理
量が大きくなるという問題点があった。
本発明の目的は、変化信号を位置信号に変換してパラレ
ル入力ポートに入力する変化信号位置出力回路を配備す
ることにより、上記問題点を解決した複数信号割り込み
回路を提供することにある。
ル入力ポートに入力する変化信号位置出力回路を配備す
ることにより、上記問題点を解決した複数信号割り込み
回路を提供することにある。
本発明による複数信号割り込み回路方式は、複数の割り
込み発生要因となる変化信号を入力とし同時には二つ以
上の変化信号が割り込み要因とならないような複数信号
による割り込みを要求する複数信号割り込み回路方式に
おいて、 ｎ組の入力信号ごとに設け入力信号の変化点を検出して
変化信号を出力するｎ個の信号変化点検出回路と、 このｎ個の信号変化点検出回路の出力を入力して一つの
割込要求信号を出力する論理和回路と、前記変化信号を
受信したとき受信した変化信号の発信元の一つの信号変
化点検出回路の位置をｒｌｏｇ２ｎ」の変化信号位置符
号として出力する変化信号位置出力回路とを有する。
込み発生要因となる変化信号を入力とし同時には二つ以
上の変化信号が割り込み要因とならないような複数信号
による割り込みを要求する複数信号割り込み回路方式に
おいて、 ｎ組の入力信号ごとに設け入力信号の変化点を検出して
変化信号を出力するｎ個の信号変化点検出回路と、 このｎ個の信号変化点検出回路の出力を入力して一つの
割込要求信号を出力する論理和回路と、前記変化信号を
受信したとき受信した変化信号の発信元の一つの信号変
化点検出回路の位置をｒｌｏｇ２ｎ」の変化信号位置符
号として出力する変化信号位置出力回路とを有する。
次に本発明について第１図を参照して説明する。
第１図は本発明の一実施例を示すブロック構成図である
。
。
第１図において、既に説明した従来技術の第２図に示す
と同一の構成要素には同一番号符号を付与してその説明
は省略する。
と同一の構成要素には同一番号符号を付与してその説明
は省略する。
第１図に示すように、本発明は、ｎ組の入力信号を割り
込み要求として中央演算処理装２２０に入力させる割り
込み回路がｎ個の信号変化点検出回路１１〜１ｎ、これ
らの出力を入力とする論理和回路３０および変化信号位
ｌ出力回路５０並びにパラレル入力ポート４０を有する
。
込み要求として中央演算処理装２２０に入力させる割り
込み回路がｎ個の信号変化点検出回路１１〜１ｎ、これ
らの出力を入力とする論理和回路３０および変化信号位
ｌ出力回路５０並びにパラレル入力ポート４０を有する
。
従来同様、信号変化点検出回路１１〜１ｎの出力を入力
とする論理和回路３０は割込要求信号をＣＰＵ２０へ出
力する。
とする論理和回路３０は割込要求信号をＣＰＵ２０へ出
力する。
変化信号位置出力回路５０は、信号変化点検出回路１１
〜１ｎから一つの変化信号を受信したとき、受信した変
化信号の発信元位置をディジタル符号化による番号数値
化し、ｎ組の位置に対してｒｌｏｇ２ｎ」個の出力線を
パラレル入力ポート４０に変化信号位置符号として接続
する。従って、ＣＰＵ２０はパラレル入力ポート４０か
ら変化信号値Ｉをディジタル符号で直接読み取ることが
できる。
〜１ｎから一つの変化信号を受信したとき、受信した変
化信号の発信元位置をディジタル符号化による番号数値
化し、ｎ組の位置に対してｒｌｏｇ２ｎ」個の出力線を
パラレル入力ポート４０に変化信号位置符号として接続
する。従って、ＣＰＵ２０はパラレル入力ポート４０か
ら変化信号値Ｉをディジタル符号で直接読み取ることが
できる。
次に動作について、第１図を参照して説明する。ｎ組の
信号変化点検出回路１１〜ｉｎは入力信号の変化を検出
し論理和回路３０および変化信号位置出力回路５０へ変
化信号として出力する。
信号変化点検出回路１１〜ｉｎは入力信号の変化を検出
し論理和回路３０および変化信号位置出力回路５０へ変
化信号として出力する。
論理和回路３０は変化信号を割込要求信号としてＣＰＵ
２０へ出力する。従って、ｎ組の入力信号の何れか一つ
の信号が変化したときＣＰＵ２０への割込要求が発生す
る。
２０へ出力する。従って、ｎ組の入力信号の何れか一つ
の信号が変化したときＣＰＵ２０への割込要求が発生す
る。
一方、変化信号位置出力回路５０は変化信号を受信した
とき受信した変化信号の発信元位置を数値１〜ｎまでの
整数番号値に変換し、ディジタル２進符号化し、’１ｏ
ｇ２ｎ、１数による変化信号位置符号をパラレル入カポ
−）−４０へ出力する。
とき受信した変化信号の発信元位置を数値１〜ｎまでの
整数番号値に変換し、ディジタル２進符号化し、’１ｏ
ｇ２ｎ、１数による変化信号位置符号をパラレル入カポ
−）−４０へ出力する。
従って、ＣＰＵ２０は割込要求信号を受信したときパラ
レル入力ポート４０からディジタル符号の番号数値によ
り変化信号の位置を直接読み取ることができる。
レル入力ポート４０からディジタル符号の番号数値によ
り変化信号の位置を直接読み取ることができる。
〔発明の効果〕
以上説明したように本発明は、割り込み要因となる変化
信号が複数ある場合、２つ以上の変化信号が同時に割り
込み要因とならないという条件のもとに、割り込み発生
の要因となって変化信号の位置を番号数値でＣＰＵへの
パラレル入力ポートに出力することにより、パラレル入
力ボート数を減らすことのできる効果と、ＣＰＵの割り
込み発生の位置の判定が容易にできる効果とがある。
信号が複数ある場合、２つ以上の変化信号が同時に割り
込み要因とならないという条件のもとに、割り込み発生
の要因となって変化信号の位置を番号数値でＣＰＵへの
パラレル入力ポートに出力することにより、パラレル入
力ボート数を減らすことのできる効果と、ＣＰＵの割り
込み発生の位置の判定が容易にできる効果とがある。
第１図は本発明の複数信号割り込み回路方式の一実施例
を示すブロック構成図、第２図は従来の一例を示すブロ
ック構成図である。 １１、〜１ｎ・・・信号変化点検出回路、２０・・・中
央演算処理装置（ＣＰＵ）＝ ３０・・・論理和回路、
４０・・・パラレル入力ポート、５０・・・変化信号値
Ｉ出力回路。
を示すブロック構成図、第２図は従来の一例を示すブロ
ック構成図である。 １１、〜１ｎ・・・信号変化点検出回路、２０・・・中
央演算処理装置（ＣＰＵ）＝ ３０・・・論理和回路、
４０・・・パラレル入力ポート、５０・・・変化信号値
Ｉ出力回路。
Claims (1)
- 【特許請求の範囲】 複数の割り込み発生要因となる変化信号を入力とし同時
には二つ以上の変化信号が割り込み要因とならないよう
な複数信号による割り込みを要求する複数信号割り込み
回路方式において、 ｎ組の入力信号ごとに設け入力信号の変化点を検出して
変化信号を出力するｎ個の信号変化点検出回路と、 このｎ個の信号変化点検出回路の出力を入力して一つの
割込要求信号を出力する論理和回路と、前記変化信号を
受信したとき受信した変化信号の発信元の一つの信号変
化点検出回路の位置を「ｌｏｇ＿２ｎ」の変化信号位置
符号として出力する変化信号位置出力回路とを有する ことを特徴とする複数信号割り込み回路方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5696790A JPH03257535A (ja) | 1990-03-07 | 1990-03-07 | 複数信号割り込み回路方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5696790A JPH03257535A (ja) | 1990-03-07 | 1990-03-07 | 複数信号割り込み回路方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03257535A true JPH03257535A (ja) | 1991-11-18 |
Family
ID=13042298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5696790A Pending JPH03257535A (ja) | 1990-03-07 | 1990-03-07 | 複数信号割り込み回路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03257535A (ja) |
-
1990
- 1990-03-07 JP JP5696790A patent/JPH03257535A/ja active Pending
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