JPH02280261A - Ｄｍａ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、コンピュータシステムにおいて、メモリ装置
と外部のメモリ装置との間でデータのやり取りを直接行
うＤＭＡ　（ダイレフ！・・メモリ・アクセス）の制御
装置に関し、さらに詳しくは、ＤＭＡをバーストモード
で使用する場合のバスマスタ（ＣＰ　ｔＪ　）のパーフ
ォーマンスの改善に関する。

〈従来の技術〉 第３図は、メモリ装置とメモリ装置との間でデータの転
送を直接行うようにした従来のＤＭＡ制御装置の構成概
念図である。

図において、１はバスマスタとなるＣＰＵ、２はこのＣ
ＰＵＩに内部データバスＤＢを介して接続されるメモリ
装置、３は外部メモリ装置（図示せず）が接続される外
部バスＤＢＩに対するインターフェイスコントローラ、
４は内部データバスＤＢに接続されＤＭＡを制御するＤ
　Ｍ　Ａ　：７ントローラである。

ＤＭＡコントローラ４は、インターフェイスコントロー
ラ３からデータの転送要求を受は取ると、ＣＰＵＩに対
してバス権を要求する。ｃｐｕｉはこの要求に対して、
ＤＭＡコントローラ４にバス権を渡す、バス権を得たＤ
ＭＡコンｌ−ローラ４は、メモリ装置２とインターフェ
イスコントローラ３との間でデータ転送を行う。

ここで、以上の動作を１回行う毎にバス権を解放する手
法を「サイクルスチルモード」と呼び、データ転送の終
了がインターフェイスコントローラから通知されるまで
前記の動作を継続して繰り返す手法を「バーストモード
」と呼んでいる。

〈発明が解決しようとする課題〉 このような構成の従来装置においては、サイクルスチル
モードにすると、外部バスの転送速度が速いと処理が追
い付かなくなるという不具合があり、バーストモードに
すると、外部バスの転送速度が遅くなるとシステムとし
てのパフォーマンスが低下してしまうという問題点があ
る。

本発明は、このような点に鑑みてなされたもので、その
目的は、ＤＭＡをバーストモードで使用した時、バスマ
スタのパフォーマンス向上が行えるＤＭＡ制御装置を実
現することにある。

く課題を解決するための手段〉 前記した課題を解決する本発明は、バスマスタとなるＣ
ＰＵと、このＣＰＵに内部データバスＤＢを介して接続
されるメモリ装置と、外部バスと内部データバスとの間
に設けられたインターフェイスコントローラと、内部デ
ータバスに接続されダイレクトメモリアクセス（ＤＭＡ
）を制御するＤＭＡコントローラとを備えたＤＭＡ制御
装置において、 前記ＣＰＵとＤＭＡコントローラとの間に外部バスの使
用状況を監視し、当該外部バスが空いている時間が所定
の短定値以上の場合、それまでＤＭＡコントローラが所
有していたバス権をＣＰＵに解放するアーとｌ・レーシ
ョンコントローラを設けて構成される。

く作用〉 ＤＭＣコントローラは、内部データバスを用いてバース
トモードでデータ転送を行っている。この状態でアービ
トレーションコントローラは、外部バスの使用状況を監
視していて、短定値以上の時間空きが生じると、ＣＰＵ
にバス権を渡す。

これによりＣＰＵは、内部バスを使用してデータ転送を
行い処理が行えるようになり、パフォーマンスの向上が
可能となる。

〈実施例〉 以下図面を用いて、本発明の実施例を詳細に説明する。

第１図は、本発明の一実施例を示す構成ブロック図であ
る０図において、第３図装置の各部分と同じものには同
一符号を付して示しである。

図において、１はバスマスタとしてのＣＰＵ、２はメモ
リ装置、３は内部バスＢＳと外部バスＤＢ】のインター
フェイスを制御するインターフェイスコントローラ、４
はインターフェイスコントローラ３とメモリ装置２との
間で、データの転送をバーストモードで行うＤＭＡコン
トローラである。

５は本発明の装置において特徴とするアービトレーショ
ンコントローラで、外部バスＤＢＩの使用状況を監視し
、バス権を制御するものである。

このアービトレーションコン！・ローラ５の内部には、
外部バスが空いている時間（使用していない時間）を計
測するタイマー５１と、タイマー５１の計測値が所定の
規定値（この所定の規定値は、外部バスを用いて転送さ
れるデータの性質、ＣＰＵ１の処理能力など考慮して決
められる）に到達したか否かを検出する比較手段５２と
、比較手段５２の比較結果に応じてバス許可信号、制御
信号イネーブルを出力する信号出力手段５３とを含んで
いる。

６はアービトレーションコントローラ５からの信号に従
って、ＤＭＡコントローラ４の制御信号を切り離す切り
離し回路で、ＤＭＡコントローラ４につながる制御信号
／アドレスバスＡＢに設けである。

このように構成した装置の動作を次に説明する。

第２図は、動作の一例を示すタイムチャートである。こ
こでは外部バスＤＢＩを介して外部メモリ装置あるいは
入出力装置Ｉ１０側から内部メモリ装置２へのデータ転
送を行う場合を想定している。

（ａ）は外部バスＤＢＩ上を転送して来るデータを示し
ており、例えば１語目と２語目との間隔が′１゛時間開
いている。

インターフェイスコントローラ３は、外部バスＤＢ１を
介して転送されたデータを受け、Ｄ　Ｍ　Ａコントロー
ラ４に対して、（ｂ）に示すように送信要求ＲＴ’を出
力する。ＤＭＡコントローラ４はこの送信要求を受け、
（ｃ）に示すようにバス権要求ＢＲＤをアービトレーシ
ョンコントローラ５に出力する。アービトレーションコ
ントローラ５は、この要求を受け、（ｄ）に示すように
ＣＰＵ１に対してバス権要求を出力し、ｃｐｕｔから（
ｅ）に示すようにバス権許可ＢＧをもらう。

バス権許可ＢＧをもらったアービトレーションコントロ
ーラ５は、ＤＭＡコントローラ４に対して、（ｆ）に示
すようにバス権許可ｎ　Ｇ　ＲＮ　’Ｔ”を出力する。

また、１）　Ｍ　Ａコン１ヘローラ４からバス権を所有
していることを示すバス権所有ＢＧＡＣＫを（ｇ）に示
すように受けとり、ＣＰＵ１に対して、ＤＭＡによりバ
ス権が占有されていることを示す信号ＢＡＫを（ｈ）に
示ずように返送する。

ＤＭＡコントローラ４は、自分がＤ　Ｍ　Ａ　／＜ス権
を所有している間に、内部バスＤＢを用いて、（ｉ）に
示すようにメモリ装［１へのデータ転送を実行する。

ここでアービトレーションコントローラ５は、外部バス
ＤＢＩのデータ転送状況を監視しており、ＤＭＣコント
ローラ４がバス権を所有している間であって、外部バス
ＤＢＩ上のデータ転送に空きが生じている時間をタイマ
ー５１が計測する。そして、この空き時間が規定の時間
を以上になると、比較手段５２がこれを検出し、信号出
力手段５３から切り離し回路６に対して、制御信号イネ
ーブルを出力する。

切り離し回路６は、この制御信号イネーブルを受けとる
とＤＭＣコントローラ４への制御信号を切り離し、ＤＭ
Ａコントローラ４は、内部データバスの占有を解いて、
ＣＰＵ１に内部データバスのバス権を矢印ｊに示すタイ
ミングで解放する。

バス権を得たＣＰＵＩは、次にデータ転送がなされバス
権が要求されるまでの間、内部データバスＤＢを用いて
、別の処理をすることが可能となり、ＣＰＵＩのパフォ
ーマンスを改善することができる。

〈発明の効果〉 以上詳細に説明したように、本発明によれは、バースト
モードにおいて外部バスのデータ転送の速度が遅くなり
、規定の時間以上空きが検出されると、内部バスのバス
権がＣＰＵに解放されることとなるので、ＣＰＵＩは内
部バスを用いて他の仕事をすることが可能となり、パフ
ォーマンスを改善することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成ブロック図、第２
図は動作の一例を示すタイムチャート、第３図はメモリ
装置とメモリ装置との間でデータ転送を直接行うように
した従来のＤＭＡ制御装置の構成概念図である。 １・・・バスマスタ（ＣＰＵ）、２・・・メモリ装置３
・・・インターフェイスコントローラ４・・・ＤＭＡコ
ントローラ ５・・・アービトレーションコントローラ５１・・・タ
イマー　５２・・・比較手段５３・・・信号発生手段 ＤＢ・・・内部データバス、ＤＢＩ・・・外部バス第 図 ブーツ１走 第 図

Claims (1)

1. 【特許請求の範囲】 バスマスタとなるＣＰＵと、このＣＰＵに内部データバ
   スを介して接続されるメモリ装置と、外部バスと内部デ
   ータバスとの間に設けられたインターフェイスコントロ
   ーラと、内部データバスに接続されダイレクトメモリア
   クセス（ＤＭＡ）を制御するＤＭＡコントローラとを備
   えたＤＭＡ制御装置において、 前記ＣＰＵとＤＭＡコントローラとの間に外部バスの使
   用状況を監視し、当該外部バスが空いている時間が所定
   の短定値以上の場合、それまでＤＭＡコントローラが所
   有していたバス権をＣＰＵに解放するアービトレーショ
   ンコントローラを設けたことを特徴とするＤＭＡ制御装
   置。