JPH02283172A

JPH02283172A - 水平同期分離回路

Info

Publication number: JPH02283172A
Application number: JP1104329A
Authority: JP
Inventors: Hisataka Ando; 尚隆安藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-04-24
Filing date: 1989-04-24
Publication date: 1990-11-20
Anticipated expiration: 2015-04-04
Also published as: JP3028525B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は水平同期分離回路に関する。

〔発明の概要〕

この発明は、水平同期パルスの同期分離回路において、
１水平期間の長さを計測し、この計測結果に基づいて複
合同期パルスの所定の期間をマスクすることにより、水
平周波数にかかわらず等化パルスを含まない水平同期パ
ルスが安定に分離されるようにしたものである。

（従来の技術〕パーソナルコンピュータの出力機器としてＣＲＴデイス
プレィが広く使用されているが、パーソナルコンピュー
タから出力されるビデオ信号の規格は、メーカや機種に
よってまちまちあり、特に水平周波数は２倍以上も異な
っている。また、−般のテレビ放送のビデオ信号がイン
ターレース方式であるのに対して、パーソナルコンピュ
ータのビデオ信号は、ノンインターレース方式のものが
多い。

したがって、マルチスキャンのＣＲＴデイスプレィ、す
なわち、水平周波数が異なっていてもその水平周波数に
自動的に追従して画像を表示できるようにしたＣＲＴデ
イスプレィにおいては、複合同期パルスから水平同期パ
ルスを分離するとき、等化パルスを含まないように水平
同期パルスを分離する必要がある。

このため、そのような水平同期パルスの同期分離回路と
して、複合同期パルスを周波数弁別（ｆ／■変換）した
電圧により単安定マルチバイブレークを制御し、その出
力で水平同期パルスに含まれた等化パルスをマスクする
ようにした回路が考えられている。

文献：特、層間６３−５４３９２号の明細書及び図面この発明は、このような問題点を解決しようとするもの
である。

〔課題を解決するための手段〕

このため、この発明においては、■水平期間の長さを計
測し、この計測結果に基づいて複合同期パルスの所定の
期間をマスクすることにより、等化パルスを含まない水
平同期パルスを取り出すようにしたものである。

（作用〕水平周波数にかかわらず等化パルスを含まない〔発明が
解決しようとする課題〕ところが、上述の同期分離回路においては、水平周波数
が１５ｋＨｚ〜３０ｋＨｚ程度にしか対応できず、対応
できる水平周波数の範囲を例えば１５ｋＨｚ〜９０に七
に拡大しようとしても、ばらつきや温度特性などの点で
問題を生じてしまう。

〔実施例〕

第１図において、複合同期パルスＰｃが端子（１１）を
通じて等化パルスのマスク用のオア回路（１２）に゛供
給されるとともに、そのオア出力が端子（１３）に取り
出される。

この場合、パルスＰｃのフォーマットは上述のようにま
ちまちであるが、ここでは第２図すに示すように、パル
スＰｃはＮＴＳＣ方式のものであるとし、ｐｈは水平同
期パルス、Ｐｖは垂直同期パルス。

Ｐｅは等化パルスであり、ＩＨは１水平期間を示す。ま
た、同図Ａのように、各水平期間における１／４　Ｈ及
び３／４Ｈの時点をＯ印及びＸ印で示す。

さらに、クロックＣＬＣＫが、端子（２１）を通じて例
えば１２ビツトのカウンタ（２２）にカウント入力とし
て供給されるとともに、パルスＰｃが立ち下がり検出回
路（４１）に供給されて同図Ｃに示すようにパルスＰｃ
の立ち下がりごとのパルスＰｄが取り出され、このパル
スＰｄが、スイッチ回路（４２）及びインバータ（４３
）を通じてカウンタ（２２）のクリア人力ＣＬに供給さ
れる。

この場合、クロックＣＬＣＫは、パルスＰｃの水平周波
数よりも十分に高い周波数、この例においてはパルスＰ
ｃにおける水平周波数は１５ｋＨｚ程度から１２８ｋ）
（ｚまでを対象としているので、１６Ｍ）Ｉｚとされて
いる。また、スイッチ回路（４２）は、その動作の詳細
については後述するが、等化パルスＰｅのときのパルス
Ｐｄを無視するためのものであり、基本的には常オンで
ある。

したがって、カウンタ（２２）は、パルスＰｄにより１
水平期間ごとにクリアされるとともに、クロックＣＬＣ
Ｋをカウントするので、そのカウント値Ｎは、第２図り
に示すように、１水平期間ごとのパルスＰｄのとき「０
」になり、以後、次第に大きくなる。また、パルスＰｄ
によりクリアされるときには、カウント値Ｎは、パルス
Ｐｃの１水平期間の長さを示していることになる。

そして、このカウント値Ｎがラッチ（２３）のＤ入力に
供給されるとともに、パルスＰｄが、スイッチ回路（４
４）を通じてラッチ（２３）にクロックとして供給され
る。なお、スイッチ回路（４４）は、スイッチ回路（４
２）と同様である。

したがって、ラッチ（２３）は、パルスＰｄにより１水
平期間ごとにカウンタ（２２）のカウント値Ｎをラッチ
することになるとともに、カウンタ（２２）がパルスＰ
ｄによりクリアされるとき、このクリアはラッチ（２３
）のラッチよりもパルスＰｄのパルス幅の期間だけ遅れ
るので、ラッチ（２３）には、その直前の１水平期間の
カウント値Ｎがラッチされる。

すなわち、１水平期間ごとにパルスＰｄが得られたとき
、カウント値Ｎは、現在（最新）の１水平期間の長さを
示し、ラッチ（２３）の値しは、その１水平期間前にお
ける１水平期間の長さを示していることになる。

そして、この値りが、除算回路（２４）〜（２６）に供
給されてそれぞれ例えば１／４．３／４．６／４の大き
さに除算され、その商が比較回路（３１）〜（３３）の
八人力にそれぞれ供給されるとともに、カウント値Ｎが
比較回路（３１）〜（３３）のＢ入力に供給される。

したがって、比較回路（３１）の出力端（Ａ＜Ｂ）から
は、第２図計に示すように、Ｎ　＞　１／４　Ｌの期間
、すなわち、１／４Ｈの時点（○印の時点）から次のパ
ルスＰｄまでの期間、“Ｈ°ルベルとなるパルスＰ１が
得られ、比較回路（３２）の出力端（Ａ＜Ｂ）からは、
同図Ｆに示すように、Ｎ＝３／４Ｈの期間、すなわち、
３／４Ｈの時点（×印の時点）から次のパルスＰｄまで
の期間、゛Ｈ゛レベルとなるパルスＰ２が得られる。

そして、パルスＰ、がラッチ（３４）にクロック入力と
して供給されるとともに、ラッチク３４）のＤ入力は゛
′Ｈ゛°レベルとされる。さらに、パルスＰｄＰ２がナ
ンド回路（３５）に供給されて同図Ｇに示すヨウに、水
平同期パルスＰｈごとに”Ｌ”レベルとなるパルスＰｎ
が取り出され、このパルスＰｎがラッチ（３４）のクリ
ア人力ＣＬに供給される。

したがって、ラッチ（３４）からは、同図Ｈに示すよう
に、各水平期間において、その１／４Ｈの時点から次の
パルスＰｈの時点まで゛′Ｈ゛レベルとなるパルスＰｍ
が取り出される。

そして、このパルスＰｍがオア回路（１２）に供給され
、オア回路（１２）からは、同図Ｉに示すように、複合
同期パルスＰｃにおける水平同期パルスｐｈ（同図Ａ）
の立ち下がりごとに立ち下がるパルス、すなわち、水平
同期パルスＰｈが得られる。

したがって、端子（１３）には、複合同期パルスＰｃか
ら分離され、かつ、等化パルスＰｅを含まない水平同期
パルスＰｈが取り出される。なお、このとき、取り出さ
れたパルスＰｈのパルス幅は、垂直同期パルスＰνの期
間には変化しているが、これは必要に応じて単安定マル
チバイブレークなどで一定にすればよい。

そして、この場合、スイッチ回路（４２）　、　（４４
）が次のように制御される。

すなわち、比較回路（３２）　、　（３３）の各出力端
（Ａ＜Ｂ）からＮ＜３／４Ｌ、Ｎ＜６／４Ｌのとき、そ
れＨ”レベルとなる比較出力Ｐ２．Ｐ、が取り出され、
これら出力Ｐ、、Ｐ、がロジック回路（５１）に供給さ
れ、ロジック回路（５１）からは、３／４　Ｌ　＜　Ｎ
　＜６／４　Ｌのとき・・α＝゛′Ｈ“レベル上記以外
のとき・・・・・・・・・・α＝“′Ｌ”レベルとなる
信号αが取り出される。そして、この信号αが、スイッ
チ回路（４２）にその制御信号として供給されるととも
に、オア回路（５２）を通じてスイッチ回路（４４）に
その制御信号として供給され、スイッチ回路（４２）　
、　（４４）はα＝゛Ｈ”のときオンとされる。

したがって、第３図に示すように、１／２Ｈの時点、す
なわち、等化パルスＰｅ０時点では、α−″Ｌ″なので
、スイッチ回路（４２）　、　（４４，）はオフであり
、等化パルスＰｅから検出されたパルスＰｄは無視され
、上述のようにカウンタ（２２）及びラッチ（２３）は
ｌ水平期間ごとのパルスＰｄによりクリア及びラッチが
行われる。

さらに、比較回路（３２）　、　（３３）の出力端（Ａ
＝Ｂ）からＮ＝３／４Ｌ、Ｎ＝６／４Ｌのときそれぞれ
”　Ｈ”レベルとなるパルスＱ、、Ｑ３が取り出され、
これらパルスＱ、、Ｑ、がロジック回路（５１）に供給
され、ロジック回路（５１）からは、（Ｎ≦３／４Ｌまたは６／４Ｌ≦Ｎ）が、予想される等
化パルスＰｅＯ数の最大値、例えば６４回連続したとき
・・・・・・・・・・・・β＝゛ＨＩＩレベル上記以外
のとき・・・・・・・・・・β＝　ＩＩ　Ｌ　１１レベ
ルとなる信号βが取り出され、この信号βがオア回路（
５２）を通じてスイッチ回路（４４）にその制御信号と
して供給され、スイッチ回路（４４）はβ＝“［■“″
のときオンとされる。

したがって、水平周期Ｉ］が大幅に（それまでの３７４
以下あるいは６７４以上に）変化し、かつ、その状態が
６４水平期間以上続いたときには、ラッチ（２３）にそ
の変化後の水平周期Ｈがラッチされ、以後、上述のよう
にして垂直同期パルスＰｕが取り出される。

〔発明の効果〕

こうして、この発明によれば、水平周波数にかかわらず
、そのｌ水平期間の長さを計測してそのｌ水平期間の例
えば１／４Ｈの時点を検出し、この１／４Ｈの時点から
次の水平同期パルスＰｈまでの期間、複合同期パルスＰ
ｃをマスクして水平同期パルスＰｈを得ているので、例
えば１５　ｋ　Ｈｚ〜１２８ｋｌ（ｚのような広範囲な
水平周波数に対して等化パルスＰｅを含まない水平同期
パルスｐｈを得ることができる。

しかも、上述から明らかなように、温度などの影響を受
ける部分がなく、したがって、動作が安定である。また
、無調整でよい。

さらに、除算回路（２４）は、値りを示す並列データを
２ビツトだけ右シフトして比較回路（３１）に供給すれ
ばよく、実際には、ハードウェアとして設ける必要がな
い。さらに、除算回路（２５）は、値りの並列データを
、２ビツト右シフトしたデータと、１ビツト右シフトし
たデータとを加算するだけでよく、除算回路（２６）も
値りの並列データに、これを１ビツト右シフトしたデー
タを加算するだけでよいので、ローコストである。

【図面の簡単な説明】

第１図はこの発明の一例の系統図、第２図〜第３図はそ
の説明のための図である。（１２）　、　（２３）　、　（３４）はラッチ、（２
２）はカウンタ、（２４）〜（２６）は除算回路、（３
１）〜（３３）は比較回路、（５１）はロジック回路で
ある。

Claims

【特許請求の範囲】複合同期パルスの１水平期間の長さを計測するカウンタ
と、このカウンタのカウント値を、上記複合同期パルスにお
ける水平周期でラッチするラッチと、上記カウンタのカ
ウント出力と上記ラッチの値とから、上記複合同期パル
スにおける水平同期パルスと等化パルスとの間の時点に
第１のパルスを形成する回路と、この第１のパルスに基づいて上記複合同期パルスをマス
クする回路とを有し、このマスク回路から上記等化パルスを含まない水平同期
パルスを取り出すようにした水平同期分離回路。