JPH0228366A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0228366A JPH0228366A JP63147205A JP14720588A JPH0228366A JP H0228366 A JPH0228366 A JP H0228366A JP 63147205 A JP63147205 A JP 63147205A JP 14720588 A JP14720588 A JP 14720588A JP H0228366 A JPH0228366 A JP H0228366A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- channel
- analog input
- well
- noise
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板上に相補型ＭＯ８トランジスタで
形成されたＡ／Ｄ変換器に関し、特にアナログ入力の入
力保護部のレイアウトに関する。
形成されたＡ／Ｄ変換器に関し、特にアナログ入力の入
力保護部のレイアウトに関する。
近年、半導体基板上に相補型ＭＯ８トランジスタで形成
されたＡ／Ｄ変換器においては、高速・高精度化がはか
られている。又自動車のエンジン制御等、ノイズの多い
環境で使用される場合が多くなっている。さて、これら
のＡ／Ｄ変換器は、通常複数の選択可能なアナログ入力
チャネルを有しているがノイズの多い環境で使用されて
いる場合、非選択のアナログチャネルからノイズが入り
、このノイズによってＡ／Ｄ変換の精度が著るしく悪化
する場合が考えられる。
されたＡ／Ｄ変換器においては、高速・高精度化がはか
られている。又自動車のエンジン制御等、ノイズの多い
環境で使用される場合が多くなっている。さて、これら
のＡ／Ｄ変換器は、通常複数の選択可能なアナログ入力
チャネルを有しているがノイズの多い環境で使用されて
いる場合、非選択のアナログチャネルからノイズが入り
、このノイズによってＡ／Ｄ変換の精度が著るしく悪化
する場合が考えられる。
又、この特性の悪化は、交換精度の高いＡ／Ｄ変換器は
ど影響が大きい。従って今後Ａ／Ｄの高精度化が進むに
つれ益々影響が大きくなると考えられる。すなわち、非
選択チャネルから入るノイズが変換精度に与える影響を
小さくすることは、非常に重要な技術である。
ど影響が大きい。従って今後Ａ／Ｄの高精度化が進むに
つれ益々影響が大きくなると考えられる。すなわち、非
選択チャネルから入るノイズが変換精度に与える影響を
小さくすることは、非常に重要な技術である。
従来、相補型ＭＯ８集積回路においては、入力端子の入
力保護として一般的に電源間（Ｖｃｃと接地間）にダイ
オードＤ１とＤｌとを直列接続し、入力端子とダイオー
ドＤＩ、Ｄ２との間に抵抗Ｒを入れた第５図もしくは入
力配線と電源（Ｖｃｃおよび接地）間にＰチャンネルト
ランジスタＭＰ１及びＮチャンネルトランジスタＭＮＩ
を入れた第６図等の保護回路が使用されている。たとえ
ば、第６図のごとき入力保護回路をレイアウトする場合
、レイアウト面積を小さくする目的等のため、第７図の
ごとくアナログ人力パッド７１，７２゜７３の両側にＰ
チャンネルトランジスタとＮチャンネルトランジスタを
配置し、Ｐチャネルトランジスタどうし、もしくはＮチ
ャネルトランジスタどうしをとなり合わせに配置してい
る。
力保護として一般的に電源間（Ｖｃｃと接地間）にダイ
オードＤ１とＤｌとを直列接続し、入力端子とダイオー
ドＤＩ、Ｄ２との間に抵抗Ｒを入れた第５図もしくは入
力配線と電源（Ｖｃｃおよび接地）間にＰチャンネルト
ランジスタＭＰ１及びＮチャンネルトランジスタＭＮＩ
を入れた第６図等の保護回路が使用されている。たとえ
ば、第６図のごとき入力保護回路をレイアウトする場合
、レイアウト面積を小さくする目的等のため、第７図の
ごとくアナログ人力パッド７１，７２゜７３の両側にＰ
チャンネルトランジスタとＮチャンネルトランジスタを
配置し、Ｐチャネルトランジスタどうし、もしくはＮチ
ャネルトランジスタどうしをとなり合わせに配置してい
る。
又、第５図のごときダイオードＤＩ、Ｄ２を用いる保護
回路においてもこれらダイオードは電源Ｖｃｃ側（Ｄｌ
）がＰ”／Ｎ接合を用い、接地側（Ｄｌ）がＮ”／Ｐ接
合を用いているが、同様の理由でＰ＋／ｎダイオードど
うし、もしくはｎ”／ｐタイオードどうしをとなり合わ
せに配置している。
回路においてもこれらダイオードは電源Ｖｃｃ側（Ｄｌ
）がＰ”／Ｎ接合を用い、接地側（Ｄｌ）がＮ”／Ｐ接
合を用いているが、同様の理由でＰ＋／ｎダイオードど
うし、もしくはｎ”／ｐタイオードどうしをとなり合わ
せに配置している。
実際にＡ／Ｄ変換を行なう場合、複数のアナログ入力チ
ャネルのうち１個が選択され、ディジタルコードに変換
すべきアナログ電圧が選択されたアナログ入力パッドか
らアナログ入力チャンネルに入力されるわけであるが、
たとえば、アナログ人力パッド７２が選択されている場
合を考える。
ャネルのうち１個が選択され、ディジタルコードに変換
すべきアナログ電圧が選択されたアナログ入力パッドか
らアナログ入力チャンネルに入力されるわけであるが、
たとえば、アナログ人力パッド７２が選択されている場
合を考える。
ここで当然のことながら他のアナログ入力チャネルは非
選択状態にあるが、たとえばアナログ入力パッド１から
ＧＮＤレベル以下のノイズが入った場合を考える。ここ
で入力保護回路が従来のごとくＰチャネルＭＯ８トラン
ジスタどうし、もしくはｎチャネルトランジスタどうし
をとなり合わせに配置していたとする。この場合ｎチャ
ネルトランジスタどうしが、となり合わせに配置された
部分、すなわち、第７図のＡ−Ａ’部分が存在する。
選択状態にあるが、たとえばアナログ入力パッド１から
ＧＮＤレベル以下のノイズが入った場合を考える。ここ
で入力保護回路が従来のごとくＰチャネルＭＯ８トラン
ジスタどうし、もしくはｎチャネルトランジスタどうし
をとなり合わせに配置していたとする。この場合ｎチャ
ネルトランジスタどうしが、となり合わせに配置された
部分、すなわち、第７図のＡ−Ａ’部分が存在する。
第８図にＡ−Ａ’部分の断面図を示す。Ｐ型基板ｌにＮ
“ドレイン２，５とＮ１ソース３，４で２つのＮチャネ
ルＭＯ３トランジスタを形成し、各ＮチャンネルＭＯ８
トランジスタの周りをＰ＋チャンネルストッパー６．７
．８で囲んでいる。前記のごとく、アナログ人力パッド
７１からＧＮＤ以下のノイズが入った場合アナログ人力
バッド７１に接続されたｎ＋拡散層２は、ＧＮＤ電位の
Ｐ型基板ｌに対して順方向にバイアスされ、ｎ＋拡散層
２からＰ型基板１に電子が注入される。この電子はバイ
ポーラ動作で他のｎ＋拡散層３，４．５に吸収されるが
、このうち、ＧＮＤに接続された選択されているアナロ
グ入力パッド７２に接続されたｎ＋拡散層５に電子が吸
収されると変換誤差が発生する。すなわちアナログ入力
配線には、通常保護のため半導体集積回路装置外にＩＯ
ＫΩ〜１００にΩ程度の保護抵抗が直列に接続される。
“ドレイン２，５とＮ１ソース３，４で２つのＮチャネ
ルＭＯ３トランジスタを形成し、各ＮチャンネルＭＯ８
トランジスタの周りをＰ＋チャンネルストッパー６．７
．８で囲んでいる。前記のごとく、アナログ人力パッド
７１からＧＮＤ以下のノイズが入った場合アナログ人力
バッド７１に接続されたｎ＋拡散層２は、ＧＮＤ電位の
Ｐ型基板ｌに対して順方向にバイアスされ、ｎ＋拡散層
２からＰ型基板１に電子が注入される。この電子はバイ
ポーラ動作で他のｎ＋拡散層３，４．５に吸収されるが
、このうち、ＧＮＤに接続された選択されているアナロ
グ入力パッド７２に接続されたｎ＋拡散層５に電子が吸
収されると変換誤差が発生する。すなわちアナログ入力
配線には、通常保護のため半導体集積回路装置外にＩＯ
ＫΩ〜１００にΩ程度の保護抵抗が直列に接続される。
従って、アナログ入力は、必ずしも低インピーダンスで
はなく、吸収された電子が流れ込むと、外付は抵抗によ
る電位降下がアナログ入力パッド７２の部分の電位が真
のアナログ電位より低くなってしまう。従って、この低
くなった電位をＡ／Ｄ変換すれば当然真のアナログ電位
とは異なったディジタルコードに変換されてしまい、変
換誤差が生じたように見えてしまう。
はなく、吸収された電子が流れ込むと、外付は抵抗によ
る電位降下がアナログ入力パッド７２の部分の電位が真
のアナログ電位より低くなってしまう。従って、この低
くなった電位をＡ／Ｄ変換すれば当然真のアナログ電位
とは異なったディジタルコードに変換されてしまい、変
換誤差が生じたように見えてしまう。
次に、同じくアナログ入力パッド７２が選択されていて
、アナログ入力パッド７３からＶｃｃ以上の電位のノイ
ズが入ったとする。入力保護部には、ＰチャネルＭＯ８
トランジスタどうしがとなり合わせに配置されている部
分すなわち第７図のＢ−Ｂ’部分が存在する。第９図に
Ｂ−Ｂ’の断面図を示す。Ｐ型基板１に形成したＮウェ
ル９にＰ＋ソース１１．１２とＰ＋ドレイン１０．１３
で２つのＰチャンネルＭＯ８トランジスタを形成し、各
ＰチャンネルＭＯＳトランジスタをＮ＋チャンネルスト
ッパー１４．１５．１６で囲んでいる。
、アナログ入力パッド７３からＶｃｃ以上の電位のノイ
ズが入ったとする。入力保護部には、ＰチャネルＭＯ８
トランジスタどうしがとなり合わせに配置されている部
分すなわち第７図のＢ−Ｂ’部分が存在する。第９図に
Ｂ−Ｂ’の断面図を示す。Ｐ型基板１に形成したＮウェ
ル９にＰ＋ソース１１．１２とＰ＋ドレイン１０．１３
で２つのＰチャンネルＭＯ８トランジスタを形成し、各
ＰチャンネルＭＯＳトランジスタをＮ＋チャンネルスト
ッパー１４．１５．１６で囲んでいる。
アナログ入力パッド７３にＶｃｃ以上の電位のノイズが
入ると、アナログ入力パッド７３に接続されたＰ＋拡散
層１３とＶｃｃ電位のＮウェル９は順方向バイアスされ
Ｐ＋拡散層１３からＮウェル９にホールが注入される。
入ると、アナログ入力パッド７３に接続されたＰ＋拡散
層１３とＶｃｃ電位のＮウェル９は順方向バイアスされ
Ｐ＋拡散層１３からＮウェル９にホールが注入される。
このホールはＮウェル９中を拡散し、大部分はＰ型基板
１に注入されるが、１部はＮウェル９内のＰ＋拡散層に
吸収される。このうち、Ｖｃｃ電位のＰ＋拡散層１１．
１２に吸収されたホールは、インピーダンスの低いＶｃ
ｃに流れ込み、影響はない。但し、アナログ人力バッド
７２に接続されたＰ＋拡散層１０にホールが吸収される
と前記と同じ理由でアナログ人力バッド７２の部分の電
位は真のアナログ電位よりも高くなり変換誤差を生じて
しまう。
１に注入されるが、１部はＮウェル９内のＰ＋拡散層に
吸収される。このうち、Ｖｃｃ電位のＰ＋拡散層１１．
１２に吸収されたホールは、インピーダンスの低いＶｃ
ｃに流れ込み、影響はない。但し、アナログ人力バッド
７２に接続されたＰ＋拡散層１０にホールが吸収される
と前記と同じ理由でアナログ人力バッド７２の部分の電
位は真のアナログ電位よりも高くなり変換誤差を生じて
しまう。
すなわち、入力保護部において従来のどとくＰチャネル
トランジスタどうし、及び、ｎＣｈトランジスタどうし
をとなり合わせに配置した場合、非選択チャネルからＧ
ＮＤ以下もしくはＶｃｃ以上の電位のノイズが入るとＡ
／Ｄ変換器は変換誤差を生じてしまう。
トランジスタどうし、及び、ｎＣｈトランジスタどうし
をとなり合わせに配置した場合、非選択チャネルからＧ
ＮＤ以下もしくはＶｃｃ以上の電位のノイズが入るとＡ
／Ｄ変換器は変換誤差を生じてしまう。
以上説明したのは、入力保護に第６図のととくｎチャネ
ル、ｐチャネルのＯＦＦ トランジスタＭＰＩ、ＭＮＩ
を用いた場合であるが、第５図のごと＜ ｎ”／ｐ、ｐ
”／ｎのダイオードＤＩ、Ｄ２を用いた場合でも全く同
様である。
ル、ｐチャネルのＯＦＦ トランジスタＭＰＩ、ＭＮＩ
を用いた場合であるが、第５図のごと＜ ｎ”／ｐ、ｐ
”／ｎのダイオードＤＩ、Ｄ２を用いた場合でも全く同
様である。
本発明は、第１導電型の半導体基板上に第２導電型の島
状領域を形成し、該第１導電型半導体基板表面に第２導
電型の第１のＭＯＳトランジスタ、第２導電型の島状領
域表面に第１導電型の第２のＭＯＳトランジスタを形成
してなる相補型半導体集積回路を用いて形成されたＡ／
Ｄ変換器で、選択可能な複数のアナログ入力チャネルを
有し、該アナログ入力部の入力保護としてアナ四グ入力
にダイオードを形成するための第１導電型の拡散層と、
第２導電型の拡散層もしくは、第１導電型のＭＯＳトラ
ンジスタと第２導電型のＭＯＳトランジスタが接続され
た場合において前記複数のアナログ入力チャネルの入力
保護部において同一導電型の拡散層もしくは、同一導電
型のＭＯＳトランジスタが隣りどうしに配置されないよ
うに第１導電型の拡散層と第２導電型の拡散層もしくは
第１導電型のＭＯＳトランジスタと第２導電型のＭＯＳ
トランジスタを交互に配置するという特徴を有している
。
状領域を形成し、該第１導電型半導体基板表面に第２導
電型の第１のＭＯＳトランジスタ、第２導電型の島状領
域表面に第１導電型の第２のＭＯＳトランジスタを形成
してなる相補型半導体集積回路を用いて形成されたＡ／
Ｄ変換器で、選択可能な複数のアナログ入力チャネルを
有し、該アナログ入力部の入力保護としてアナ四グ入力
にダイオードを形成するための第１導電型の拡散層と、
第２導電型の拡散層もしくは、第１導電型のＭＯＳトラ
ンジスタと第２導電型のＭＯＳトランジスタが接続され
た場合において前記複数のアナログ入力チャネルの入力
保護部において同一導電型の拡散層もしくは、同一導電
型のＭＯＳトランジスタが隣りどうしに配置されないよ
うに第１導電型の拡散層と第２導電型の拡散層もしくは
第１導電型のＭＯＳトランジスタと第２導電型のＭＯＳ
トランジスタを交互に配置するという特徴を有している
。
次に、本発明の実施例を図面を用いてより詳細に説明す
る。尚説明は、入力保護として、ｎチャネル２ｐチヤネ
ルの０ＦＦトランジスタを使用した場合に関して行なう
。
る。尚説明は、入力保護として、ｎチャネル２ｐチヤネ
ルの０ＦＦトランジスタを使用した場合に関して行なう
。
第１図に本発明の一実施例の平面図を示す。レイアウト
は従来と異なりＮチャネルＭＯＳトランジスタとＰチャ
ンネルＭＯ８トランジスタを交互に配置している。ここ
で、前記と同様アナログ入力パッド７２が選択されてい
て非選択のアナログ人力バッド７１からＧＮＤＮウェル
９中位のノイズが入ったとする。ここでアナログ入力パ
ッド７２の接続されたアナログ人力チャネルへの影１を
考える。第１図のＣ−Ｃ’断面を第２図に示す。
は従来と異なりＮチャネルＭＯＳトランジスタとＰチャ
ンネルＭＯ８トランジスタを交互に配置している。ここ
で、前記と同様アナログ入力パッド７２が選択されてい
て非選択のアナログ人力バッド７１からＧＮＤＮウェル
９中位のノイズが入ったとする。ここでアナログ入力パ
ッド７２の接続されたアナログ人力チャネルへの影１を
考える。第１図のＣ−Ｃ’断面を第２図に示す。
Ｎ＋領域１７と１８で形成されるＮチャンネルトランジ
スタとＮ＋領域２１と２２で形成されるＮチャンネルト
ランジスタとの間にＮウェル４１巾に形成されたＰ＋領
域１９と２０とで形成されるＰチャンネルトランジスタ
が配置されている。ここでアナログ人力パッド１に接続
されたｎ＋拡散層１７から電子が注入されるわけである
が、注入源となる拡散層１７とアナロ入カパッド７２に
接続されたｎ＋拡散層２１との間には、比較的深いＮウ
ェル４１が存在する。従ってこのＮウェルがコレクタと
なり拡散してきた電子は、大部分このＮウェル４１に吸
収される。Ｎウェル４１に吸収された電子は、Ｎウェル
４１内では多数キャリアでありそのままドリフトでＮウ
ェル４１の電位固定用のｎ＋拡散層２５又は２６に流れ
込み何ら悪影りを及ぼさない。又注入源のｎ＋拡散層１
７とｎ＋拡散層２１の距離が長くなった効果も重なって
実験ではアナログ入力バッド７１から同じノイズが入っ
た場合、アナログ入力パッド７２に到達する電子の量は
従来のレイアウトパターンの１／１０程度に激減してい
る。
スタとＮ＋領域２１と２２で形成されるＮチャンネルト
ランジスタとの間にＮウェル４１巾に形成されたＰ＋領
域１９と２０とで形成されるＰチャンネルトランジスタ
が配置されている。ここでアナログ人力パッド１に接続
されたｎ＋拡散層１７から電子が注入されるわけである
が、注入源となる拡散層１７とアナロ入カパッド７２に
接続されたｎ＋拡散層２１との間には、比較的深いＮウ
ェル４１が存在する。従ってこのＮウェルがコレクタと
なり拡散してきた電子は、大部分このＮウェル４１に吸
収される。Ｎウェル４１に吸収された電子は、Ｎウェル
４１内では多数キャリアでありそのままドリフトでＮウ
ェル４１の電位固定用のｎ＋拡散層２５又は２６に流れ
込み何ら悪影りを及ぼさない。又注入源のｎ＋拡散層１
７とｎ＋拡散層２１の距離が長くなった効果も重なって
実験ではアナログ入力バッド７１から同じノイズが入っ
た場合、アナログ入力パッド７２に到達する電子の量は
従来のレイアウトパターンの１／１０程度に激減してい
る。
次に、アナログ入力パッド７２が選択されていて、アナ
ログ人力パッド７３からＶｃｃレベル以上の電位のノイ
ズが入った場合の影響を考える。
ログ人力パッド７３からＶｃｃレベル以上の電位のノイ
ズが入った場合の影響を考える。
第１図のＤ−Ｄ’断面図を第３図に示す。この場合、ア
ナログ入力バッド７３に接続されたＰ＋拡散層３４から
ホールが注入されるが、アナログ入力パッド７２に接続
されたＰ＋拡散層３０はＰ＋拡散層３４の存在するＮウ
ェル４３とは別のＮウェル４２内にあり、Ｐ型基板１内
で多数キャリアであるホールは、Ｎウェル４２とＰ型基
板１の間のポテンシャル差から考えてＮウェル４２内に
は入れない。従って、Ｖｃｃ以上の電位のノイズによる
影響は全くなくなる。Ｐ型基板１内に入ったホールは、
基板電位固定用のＰ＋拡散層３８゜３７等に吸収され、
全く問題は発生しない。
ナログ入力バッド７３に接続されたＰ＋拡散層３４から
ホールが注入されるが、アナログ入力パッド７２に接続
されたＰ＋拡散層３０はＰ＋拡散層３４の存在するＮウ
ェル４３とは別のＮウェル４２内にあり、Ｐ型基板１内
で多数キャリアであるホールは、Ｎウェル４２とＰ型基
板１の間のポテンシャル差から考えてＮウェル４２内に
は入れない。従って、Ｖｃｃ以上の電位のノイズによる
影響は全くなくなる。Ｐ型基板１内に入ったホールは、
基板電位固定用のＰ＋拡散層３８゜３７等に吸収され、
全く問題は発生しない。
第４図に本発明の他の実施例の平面図を示す。
前述の実施例ではアナログ入力の入力保護としてｎチャ
ネル、ｐチャネルのＯＦＦトランジスタを用いた場合に
関して説明したが、本実施例では、入力保護としてｎ”
／ｐ、ｐ＋／ｎダイオードを用いた場合に関して説明す
る。この場合、Ｎ＋拡散層４１中に形成したＰ＋拡散層
４２で形成するダイオード（Ｐ”／Ｎ）とＰ拡散層４３
中に形成したＮ＋拡散層４４で形成したダイオードＣＮ
”／Ｐ）とが交互に配置されている。従って、断面図は
前記第２図、第３図のｎチャネルＭＯ８トランジスタが
ｎ”／ｐダイオードのｎ＋拡散層に、又ｐチャネルＭＯ
ＳトランジスタがＰ”／ＮダイオードのＰ＋拡散層に入
れ換わるだけで、効果は前記の実施例の場合と全く同様
となる。
ネル、ｐチャネルのＯＦＦトランジスタを用いた場合に
関して説明したが、本実施例では、入力保護としてｎ”
／ｐ、ｐ＋／ｎダイオードを用いた場合に関して説明す
る。この場合、Ｎ＋拡散層４１中に形成したＰ＋拡散層
４２で形成するダイオード（Ｐ”／Ｎ）とＰ拡散層４３
中に形成したＮ＋拡散層４４で形成したダイオードＣＮ
”／Ｐ）とが交互に配置されている。従って、断面図は
前記第２図、第３図のｎチャネルＭＯ８トランジスタが
ｎ”／ｐダイオードのｎ＋拡散層に、又ｐチャネルＭＯ
ＳトランジスタがＰ”／ＮダイオードのＰ＋拡散層に入
れ換わるだけで、効果は前記の実施例の場合と全く同様
となる。
以上説明したように、本発明は、複数の選択可能なアナ
ログ入力チャネルを持つＡ／Ｄ変換器において、入力保
護のＰチャンネルトランジスタ（Ｐ”／Ｎダイオード）
とＮチャンネルトランジスタ（Ｎ”／Ｐダイオード）を
交互に配置することにより非選択のアナログ人力チャネ
ルから入るノイズによって発生する変換精度の悪化を著
るしく小さくし、より信頼度の高いＡ／Ｄ変換器を実現
できる。
ログ入力チャネルを持つＡ／Ｄ変換器において、入力保
護のＰチャンネルトランジスタ（Ｐ”／Ｎダイオード）
とＮチャンネルトランジスタ（Ｎ”／Ｐダイオード）を
交互に配置することにより非選択のアナログ人力チャネ
ルから入るノイズによって発生する変換精度の悪化を著
るしく小さくし、より信頼度の高いＡ／Ｄ変換器を実現
できる。
４、
第１図は、本発明の一実施例の平面図である。
第２図及び第３図は、本発明の一実施例の各部の断面図
である。第４図は、本発明の他の実施例の平面図である
。第５図、第６図は、−船釣な入力保護回路の回路図で
ある。第７図は、従来例の断面図、第８図、第９図は、
従来例の断面図である。 Ｄｌ・・・・・・Ｐ”／Ｎダイオード、Ｄ２・・・・・
・Ｎ”／Ｐダイオード、ＭＰｌ・・・・・・Ｐチャネル
ＭＯ８トランジスタ、ＭＮ’ｌ・・・・・・Ｎチャネル
ＭＯ３トランジスタ、１・・・・・・Ｐ型基板、９，４
１，４２，４３・・・・・・Ｎウェル、２，３，４，５
，１７，１８，２１゜２２．３１．３２・・・・・・ｎ
＋拡散層、１０，１１，１２゜１３．１９，２０，２９
，３０，３３，３４．・・・・・・Ｐ＋拡散層、６，７
，８，２３，２４，２７，２８゜３７．３８・・・・・
・基板電位固定用Ｐ＋拡散層、１４゜１５．１６，２５
，２６．３５，３６，３９．４０・・・・・・Ｎウェル
電位固定用ｎ＋拡散層代理人 弁理士 内 原
晋 茅 閏 ＣＣ
である。第４図は、本発明の他の実施例の平面図である
。第５図、第６図は、−船釣な入力保護回路の回路図で
ある。第７図は、従来例の断面図、第８図、第９図は、
従来例の断面図である。 Ｄｌ・・・・・・Ｐ”／Ｎダイオード、Ｄ２・・・・・
・Ｎ”／Ｐダイオード、ＭＰｌ・・・・・・Ｐチャネル
ＭＯ８トランジスタ、ＭＮ’ｌ・・・・・・Ｎチャネル
ＭＯ３トランジスタ、１・・・・・・Ｐ型基板、９，４
１，４２，４３・・・・・・Ｎウェル、２，３，４，５
，１７，１８，２１゜２２．３１．３２・・・・・・ｎ
＋拡散層、１０，１１，１２゜１３．１９，２０，２９
，３０，３３，３４．・・・・・・Ｐ＋拡散層、６，７
，８，２３，２４，２７，２８゜３７．３８・・・・・
・基板電位固定用Ｐ＋拡散層、１４゜１５．１６，２５
，２６．３５，３６，３９．４０・・・・・・Ｎウェル
電位固定用ｎ＋拡散層代理人 弁理士 内 原
晋 茅 閏 ＣＣ
Claims (1)
- 第１導電型の半導体基板上に第２導電型の島状領域を形
成し、該第１導電型半導体基板表面に第２導電型の第１
のＭＯＳトランジスタ、第２導電型の島状領域表面に第
１導電型の第２のＭＯＳトランジスタを形成してなり、
複数の入力端子を有する相補型半導体集積回路に於いて
、該入力端子の入力保護装置としてダイオードを形成す
るための第１導電型の拡散層と第２導電型の拡散層もし
くは、第１導電型のＭＯＳトランジスタと第２導電型の
ＭＯＳトランジスタが接続されており、隣り合うダイオ
ードもしくはＭＯＳトランジスタの導電型が異なる様に
配置されることを特徴とする半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147205A JPH0770614B2 (ja) | 1988-06-14 | 1988-06-14 | 半導体集積回路装置 |
| DE68913821T DE68913821T2 (de) | 1988-06-14 | 1989-06-14 | Eingangsschutzschaltung für Analog/Digital integrierte Halbleiterumsetzerschaltung. |
| EP89306002A EP0347195B1 (en) | 1988-06-14 | 1989-06-14 | Input protection circuit for analog/digital converting semiconductor integrated circuit |
| US07/677,618 US5182621A (en) | 1988-06-14 | 1991-03-27 | Input protection circuit for analog/digital converting semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147205A JPH0770614B2 (ja) | 1988-06-14 | 1988-06-14 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0228366A true JPH0228366A (ja) | 1990-01-30 |
| JPH0770614B2 JPH0770614B2 (ja) | 1995-07-31 |
Family
ID=15424940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63147205A Expired - Fee Related JPH0770614B2 (ja) | 1988-06-14 | 1988-06-14 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0347195B1 (ja) |
| JP (1) | JPH0770614B2 (ja) |
| DE (1) | DE68913821T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9413165B2 (en) | 2012-10-30 | 2016-08-09 | National Instruments Corporation | Programmable protected input circuits |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691196B2 (ja) * | 1984-07-25 | 1994-11-14 | 株式会社日立製作所 | 半導体装置 |
| SE455552B (sv) * | 1985-02-26 | 1988-07-18 | Asea Ab | Halvledaranordning innefattande en overspenningsskyddskrets |
-
1988
- 1988-06-14 JP JP63147205A patent/JPH0770614B2/ja not_active Expired - Fee Related
-
1989
- 1989-06-14 DE DE68913821T patent/DE68913821T2/de not_active Expired - Fee Related
- 1989-06-14 EP EP89306002A patent/EP0347195B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE68913821T2 (de) | 1994-06-30 |
| JPH0770614B2 (ja) | 1995-07-31 |
| EP0347195A2 (en) | 1989-12-20 |
| DE68913821D1 (de) | 1994-04-21 |
| EP0347195A3 (en) | 1991-10-02 |
| EP0347195B1 (en) | 1994-03-16 |
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