JPH05110002A - 相補型半導体集積回路装置 - Google Patents
相補型半導体集積回路装置Info
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- JPH05110002A JPH05110002A JP3268042A JP26804291A JPH05110002A JP H05110002 A JPH05110002 A JP H05110002A JP 3268042 A JP3268042 A JP 3268042A JP 26804291 A JP26804291 A JP 26804291A JP H05110002 A JPH05110002 A JP H05110002A
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- Japan
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- guard ring
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- integrated circuit
- semiconductor integrated
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 230000000295 complement effect Effects 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 abstract 1
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- 239000000969 carrier Substances 0.000 description 6
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ラッチアップしにくい相補型半導体集積回路装
置を実現する。 【構成】図２に示す相補型半導体集積回路装置の断面図
に於いて、Ｐ型シリコン基板２０上に内部回路を形成す
る内部領域１０と入出力回路等を形成する外部領域１２
との間にガードリング領域１１が設けられている。ま
た、外部領域１１の外側にもガードリング領域１３が設
けられている。これらのガードリング領域は、アースに
接続されたＰ+ 型領域２８又は２９と、ＶDDまたはアー
スに接続されたＮ型ウェル領域２１または２２により構
成される。
置を実現する。 【構成】図２に示す相補型半導体集積回路装置の断面図
に於いて、Ｐ型シリコン基板２０上に内部回路を形成す
る内部領域１０と入出力回路等を形成する外部領域１２
との間にガードリング領域１１が設けられている。ま
た、外部領域１１の外側にもガードリング領域１３が設
けられている。これらのガードリング領域は、アースに
接続されたＰ+ 型領域２８又は２９と、ＶDDまたはアー
スに接続されたＮ型ウェル領域２１または２２により構
成される。
Description
【０００１】
【産業上の利用分野】本発明は相補型半導体集積回路装
置の構造に関する。
置の構造に関する。
【０００２】
【従来の技術】相補型半導体集積回路装置（以下ＣＭＯ
Ｓ−ＩＣと略す）は、例えば図４に示すＣＭＯＳ−ＩＣ
断面図の例のように、Ｐ型半導体基板２０上にＮウェル
領域４０を形成し、Ｎウェル領域４０内にＰチャネルＭ
ＯＳトランジスタを、またＰ型半導体基板２０上にＮチ
ャネルＭＯＳトランジスタを設けＣＭＯＳインバータ回
路を構成している。
Ｓ−ＩＣと略す）は、例えば図４に示すＣＭＯＳ−ＩＣ
断面図の例のように、Ｐ型半導体基板２０上にＮウェル
領域４０を形成し、Ｎウェル領域４０内にＰチャネルＭ
ＯＳトランジスタを、またＰ型半導体基板２０上にＮチ
ャネルＭＯＳトランジスタを設けＣＭＯＳインバータ回
路を構成している。
【０００３】この構造は図４中Ｑ１，Ｑ２，Ｒ１，Ｒ
２、で示す等価回路で表すことができる。つまり、サイ
リスタと同じであり、ラッチアップを起こすことがよく
知られている。図４の例では、入出力回路などが形成さ
れる外部領域１２からキャリア（電子）が注入されたと
き、キャリアはＮウェル４０に到達してＮ+ 領域４１か
らＶDD端子に流れる。このとき、Ｎウェルの抵抗Ｒ１で
電位降下が生じ、この電位がトランジスタＱ１のベース
・エミッタ間にバイアスを与え、トランジスタＱ１が導
通するとトランジスタＱ２も導通しラッチアップに至る
のである。
２、で示す等価回路で表すことができる。つまり、サイ
リスタと同じであり、ラッチアップを起こすことがよく
知られている。図４の例では、入出力回路などが形成さ
れる外部領域１２からキャリア（電子）が注入されたと
き、キャリアはＮウェル４０に到達してＮ+ 領域４１か
らＶDD端子に流れる。このとき、Ｎウェルの抵抗Ｒ１で
電位降下が生じ、この電位がトランジスタＱ１のベース
・エミッタ間にバイアスを与え、トランジスタＱ１が導
通するとトランジスタＱ２も導通しラッチアップに至る
のである。
【０００４】そこで、特開昭６１−２８０６４８では、
図３に示すように、外部領域と内部領域の間に一導電型
の高濃度不純物領域と反対導電型ウェル領域とからなる
ガードリング領域を設けた。つまり、図３（ａ），
（ｂ）では、Ｐ型シリコン基板上に、内部領域１０と外
部領域１２との間にガードリング領域１１がある。この
ガードリング領域１１は、アースに接続されたＰ+ 型領
域２９と、ＶDDまたはアースに接続されたＮ型ウェル領
域２１により構成される。このガードリングが外部領域
から注入されたキャリアを吸収するので、内部領域に到
達するキャリアが少なくなり内部領域でラッチアップし
にくくなるのである。図３（ａ）は外部領域から正孔が
注入された場合であり、正孔はＰ+ 領域２９に吸収され
る。図３（ｂ）は外部領域から電子が注入された場合で
あり、電子はＮ型ウェル領域２１に吸収される。
図３に示すように、外部領域と内部領域の間に一導電型
の高濃度不純物領域と反対導電型ウェル領域とからなる
ガードリング領域を設けた。つまり、図３（ａ），
（ｂ）では、Ｐ型シリコン基板上に、内部領域１０と外
部領域１２との間にガードリング領域１１がある。この
ガードリング領域１１は、アースに接続されたＰ+ 型領
域２９と、ＶDDまたはアースに接続されたＮ型ウェル領
域２１により構成される。このガードリングが外部領域
から注入されたキャリアを吸収するので、内部領域に到
達するキャリアが少なくなり内部領域でラッチアップし
にくくなるのである。図３（ａ）は外部領域から正孔が
注入された場合であり、正孔はＰ+ 領域２９に吸収され
る。図３（ｂ）は外部領域から電子が注入された場合で
あり、電子はＮ型ウェル領域２１に吸収される。
【０００５】
【発明が解決しようとする課題】しかしながら、外部領
域からのキャリアの注入量が増え、例えば、外部領域１
箇所から１００ｍＡ以上の注入量になると、このガード
リングだけでは吸収しきれなくなり、ラッチアップに至
り易くなる。従って、内部領域でのＮウェル及び基板電
位の取り方にも十分注意を払う必要があるという問題が
ある。
域からのキャリアの注入量が増え、例えば、外部領域１
箇所から１００ｍＡ以上の注入量になると、このガード
リングだけでは吸収しきれなくなり、ラッチアップに至
り易くなる。従って、内部領域でのＮウェル及び基板電
位の取り方にも十分注意を払う必要があるという問題が
ある。
【０００６】
【課題を解決するための手段】本発明によれば、一導電
型半導体基板上に、内部回路が形成された内部領域と入
出力回路等が形成された外部領域とを有する相補型半導
体集積回路装置に於いて、前記内部領域と前記外部領域
との間と、前記外部領域の外側に、一導電型の高濃度不
純物領域と反対導電型ウェル領域とからなるガードリン
グ領域を設けた相補型半導体集積回路装置を得る。
型半導体基板上に、内部回路が形成された内部領域と入
出力回路等が形成された外部領域とを有する相補型半導
体集積回路装置に於いて、前記内部領域と前記外部領域
との間と、前記外部領域の外側に、一導電型の高濃度不
純物領域と反対導電型ウェル領域とからなるガードリン
グ領域を設けた相補型半導体集積回路装置を得る。
【０００７】
【実施例】次に本発明の実施例を説明する。
【０００８】図２は、本発明の相補型半導体集積回路装
置の平面図である。内部回路が形成された内部領域１０
と、入出力回路などが形成された外部領域１２との間に
は幅約２０μｍのガードリング領域１１が形成されてお
り、外部領域１２の外側にもガードリング領域１３が形
成されている。これらガードリング近傍の断面図を現し
たものが図２（ａ）（ｂ）である。
置の平面図である。内部回路が形成された内部領域１０
と、入出力回路などが形成された外部領域１２との間に
は幅約２０μｍのガードリング領域１１が形成されてお
り、外部領域１２の外側にもガードリング領域１３が形
成されている。これらガードリング近傍の断面図を現し
たものが図２（ａ）（ｂ）である。
【０００９】図２（ａ）に於いて、Ｐ型シリコン基板２
０上に、内部領域１０と外部領域１２との間にガードリ
ング領域１１がある。このガードリング領域１１は、ア
ースに接続されたＰ+ 型領域２９と、ＶDDまたはアース
に接続されたＮ型ウェル領域２１により構成される。外
部領域１２の外側にもガードリング領域１１と同じ構成
のガードリング１３が配置されている。
０上に、内部領域１０と外部領域１２との間にガードリ
ング領域１１がある。このガードリング領域１１は、ア
ースに接続されたＰ+ 型領域２９と、ＶDDまたはアース
に接続されたＮ型ウェル領域２１により構成される。外
部領域１２の外側にもガードリング領域１１と同じ構成
のガードリング１３が配置されている。
【００１０】このような構成では、外部領域１２から正
孔が注入された場合、注入された正孔はガードリング領
域のＰ+ 領域２８と２９の両方に吸収される。従って、
内部領域の方向に流れる正孔は図３の従来の例に比べ約
半分程度になる。内部領域に到達する正孔もその分減少
するので、ラッチアップしにくくなる。
孔が注入された場合、注入された正孔はガードリング領
域のＰ+ 領域２８と２９の両方に吸収される。従って、
内部領域の方向に流れる正孔は図３の従来の例に比べ約
半分程度になる。内部領域に到達する正孔もその分減少
するので、ラッチアップしにくくなる。
【００１１】図２（ｂ）も同図（ａ）と同様の構造であ
る。この図は外部領域１２から電子が注入された場合で
ある。注入された電子はガードリング領域のＮ型領域２
１と２２の両方に吸収される。従って、内部領域の方向
に流れる電子は従来の例に比べ約半分程度になる。内部
領域に到達する電子もその分減少するので、ラッチアッ
プしにくくなる。
る。この図は外部領域１２から電子が注入された場合で
ある。注入された電子はガードリング領域のＮ型領域２
１と２２の両方に吸収される。従って、内部領域の方向
に流れる電子は従来の例に比べ約半分程度になる。内部
領域に到達する電子もその分減少するので、ラッチアッ
プしにくくなる。
【００１２】
【発明の効果】以上説明したように、内部領域と外部領
域の間と、外部領域の外側にガードリング領域をそれぞ
れ設けることにより、外部領域からのキャリアを両ガー
ドリングが吸収し、内部領域への漏れを小さくするの
で、極めてラッチアップしにくい相補型半導体集積回路
装置を実現することができる。また、内部領域と関係な
くガードリングのレイアウト作業が行えるので、特に、
コンピュータを利用したレイアウトでの作業性に大きな
メリットがある。
域の間と、外部領域の外側にガードリング領域をそれぞ
れ設けることにより、外部領域からのキャリアを両ガー
ドリングが吸収し、内部領域への漏れを小さくするの
で、極めてラッチアップしにくい相補型半導体集積回路
装置を実現することができる。また、内部領域と関係な
くガードリングのレイアウト作業が行えるので、特に、
コンピュータを利用したレイアウトでの作業性に大きな
メリットがある。
【図１】本発明の一実施例の平面図
【図２】図２（ａ），図２（ｂ）はいずれも第１図のガ
ードリング領域近傍の拡大図で、それぞれ異なる応用例
を示した断面図
ードリング領域近傍の拡大図で、それぞれ異なる応用例
を示した断面図
【図３】図３（ａ），図３（ｂ）はいずれも従来例のガ
ードリング領域の近傍の拡大図でそれぞれ異なる例を示
した断面図
ードリング領域の近傍の拡大図でそれぞれ異なる例を示
した断面図
【図４】従来のＣＭＯＳ−ＩＣの断面図
１０ 内部領域 １１，１３ ガードリング領域 １２ 外部領域 ２０ Ｐ型シリコン基板 １２，２２，２３ Ｎ型ウェル領域 ２５，２６，３０ Ｎ+ 型領域 ２７，２８，２９ Ｐ+ 型領域
Claims (1)
- 【請求項１】 一導電型半導体基板上に、内部回路が形
成された内部領域と入出力回路等が形成された外部領域
とを有する相補型半導体集積回路装置に於いて、前記内
部領域と前記外部領域との間と、前記外部領域の外側
に、一導電型の高濃度不純物領域と反対導電型ウェル領
域とからなるガードリング領域を設けたことを特徴とす
る相補型半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3268042A JPH05110002A (ja) | 1991-10-17 | 1991-10-17 | 相補型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3268042A JPH05110002A (ja) | 1991-10-17 | 1991-10-17 | 相補型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110002A true JPH05110002A (ja) | 1993-04-30 |
Family
ID=17453074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3268042A Pending JPH05110002A (ja) | 1991-10-17 | 1991-10-17 | 相補型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110002A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0870357B2 (en) † | 1995-12-29 | 2009-04-08 | EM Microelectronic-Marin SA | Active rectifier having minimal energy losses |
-
1991
- 1991-10-17 JP JP3268042A patent/JPH05110002A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0870357B2 (en) † | 1995-12-29 | 2009-04-08 | EM Microelectronic-Marin SA | Active rectifier having minimal energy losses |
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