JPH0228382A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0228382A JPH0228382A JP63179713A JP17971388A JPH0228382A JP H0228382 A JPH0228382 A JP H0228382A JP 63179713 A JP63179713 A JP 63179713A JP 17971388 A JP17971388 A JP 17971388A JP H0228382 A JPH0228382 A JP H0228382A
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- JP
- Japan
- Prior art keywords
- tunnel
- insulating film
- semiconductor device
- opening
- tunnel insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
Landscapes
- Formation Of Insulating Films (AREA)
- Non-Volatile Memory (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野）
この発明は、半導体装置の製造方法に関し、さらに詳し
くは、Ｆ １ ｏ ｔ ｏ ｘ （ｆｌｏａｔｉｎｇ
ｔｕｎｎｅｌｏｘｉｄｅ）構造を有する半導体装置（Ｅ
ＥＦＲＯＭ）でのトンネル絶縁膜の形成方法に係るもの
である。
くは、Ｆ １ ｏ ｔ ｏ ｘ （ｆｌｏａｔｉｎｇ
ｔｕｎｎｅｌｏｘｉｄｅ）構造を有する半導体装置（Ｅ
ＥＦＲＯＭ）でのトンネル絶縁膜の形成方法に係るもの
である。
従来例によるこの種の半導体装置として、例えば２トラ
ンジスタ・セルを有するＦｌｏｔｏｘ型ＥＥＰＲＯＭメ
モリ・セルの概要断面図構造を第２図に示し、また、同
メモリ・セルの左手部に該当する不揮発性メモリ・トラ
ンジスタのトンネル開孔領域を拡大した概要断面構造を
第３図に示しである。
ンジスタ・セルを有するＦｌｏｔｏｘ型ＥＥＰＲＯＭメ
モリ・セルの概要断面図構造を第２図に示し、また、同
メモリ・セルの左手部に該当する不揮発性メモリ・トラ
ンジスタのトンネル開孔領域を拡大した概要断面構造を
第３図に示しである。
第２図、第３図において、１は制御ゲート、２はフロー
ティングゲート、３は選択ゲートであり、４はトンネル
開孔部４ａに形成されたトンネル絶縁膜、５はｎ１拡散
層、６はトンネルｎ−領域、７はｐ型シリコン基板、８
はゲート絶縁膜、９は素子間分離のための厚いフィール
ド絶縁膜である。
ティングゲート、３は選択ゲートであり、４はトンネル
開孔部４ａに形成されたトンネル絶縁膜、５はｎ１拡散
層、６はトンネルｎ−領域、７はｐ型シリコン基板、８
はゲート絶縁膜、９は素子間分離のための厚いフィール
ド絶縁膜である。
すなわち、従来構造の場合には、トンネル領域のトンネ
ル開孔部形成のために、ドライまたはウェットエツチン
グによりゲート絶縁膜８にトンネル開孔部４ａを開孔さ
せ、その後、レジスト残渣除去のための熱処理および残
存酸化膜除去のためのぶつ酸処理ならびに熱処理時に重
金属とか貴金属などがシリコン中に拡散されるのを避け
るための王水処理などのいわゆる洗浄処理を行い、これ
らの処理後にトンネル開孔部４ａにトンネル絶縁膜４を
形成している。
ル開孔部形成のために、ドライまたはウェットエツチン
グによりゲート絶縁膜８にトンネル開孔部４ａを開孔さ
せ、その後、レジスト残渣除去のための熱処理および残
存酸化膜除去のためのぶつ酸処理ならびに熱処理時に重
金属とか貴金属などがシリコン中に拡散されるのを避け
るための王水処理などのいわゆる洗浄処理を行い、これ
らの処理後にトンネル開孔部４ａにトンネル絶縁膜４を
形成している。
次に、この従来例による装置構造での動作について述べ
る。
る。
まず、装置のフローティングゲート２にＩＯＭＶ ／
ｃ ｍ程度の正の高電界をかけると、トンネル絶縁膜４
が見かけ上薄くなる。この現象をエネルギーバンド図で
示すと第４図のようになる。ここで、１０は伝導帯、Ｈ
Ｃｌは価電子帯、１２は電子を示しいる。
ｃ ｍ程度の正の高電界をかけると、トンネル絶縁膜４
が見かけ上薄くなる。この現象をエネルギーバンド図で
示すと第４図のようになる。ここで、１０は伝導帯、Ｈ
Ｃｌは価電子帯、１２は電子を示しいる。
すなわち、この第４図から明らかなように、電子１２は
薄くなったトンネル絶縁膜４の禁制帯をトンネリングし
て、フローティングゲート２の伝導帯１０に流入する。
薄くなったトンネル絶縁膜４の禁制帯をトンネリングし
て、フローティングゲート２の伝導帯１０に流入する。
つまり、この状態がいわゆる“書き込み状態”である。
そしてまた、前記状態とは反対に、フローティングゲー
ト２にＩＯＭＶ／ｃｍ程度の負の高電界をかけると、こ
こでもトンネル絶縁膜４が見かけ上薄くなる。これを同
様にエネルギーバンド図で示すと第５図のようになり、
電子１２は薄くなつたトンネル絶縁膜４の禁制帯をトン
ネリングし、ｎ＋拡散層５の伝導帯１０に流入する。つ
まり、この状態がいわゆる“消去状態”である。
ト２にＩＯＭＶ／ｃｍ程度の負の高電界をかけると、こ
こでもトンネル絶縁膜４が見かけ上薄くなる。これを同
様にエネルギーバンド図で示すと第５図のようになり、
電子１２は薄くなつたトンネル絶縁膜４の禁制帯をトン
ネリングし、ｎ＋拡散層５の伝導帯１０に流入する。つ
まり、この状態がいわゆる“消去状態”である。
〔発明が解決しようとする課題］
上記のような従来のＦｌｏｔｏｘ型ＥＥＦＲＯＭメモリ
・セルのトンネル絶縁膜４ではピンホールなどの欠陥よ
りも電界ストレスによる疲労、いわゆるＴ Ｄ Ｄ Ｂ
（ｔｉｍｅ ｄｅｐｅｎｄｅｎｔ ｄｉｅｌｅｃｔｒ
ｉｃ Ｂｒ−ｅａｋｄｏｗｎ）が問題となり、これが書
き換え時のしきい値電圧差（ライドウ）を縮め、繰り返
し書き換え可能回数を制御することになるという不都合
があった。
・セルのトンネル絶縁膜４ではピンホールなどの欠陥よ
りも電界ストレスによる疲労、いわゆるＴ Ｄ Ｄ Ｂ
（ｔｉｍｅ ｄｅｐｅｎｄｅｎｔ ｄｉｅｌｅｃｔｒ
ｉｃ Ｂｒ−ｅａｋｄｏｗｎ）が問題となり、これが書
き換え時のしきい値電圧差（ライドウ）を縮め、繰り返
し書き換え可能回数を制御することになるという不都合
があった。
この発明は、かかる問題点を解決するためになされたも
ので、トンネル絶縁膜のＴＤＤＢ特性を向上させて繰り
返し書き換え可能な回数およびデータ保持期間などの信
頼性を保証することが可能な半導体装置の製造方法を得
ることを目的とする。
ので、トンネル絶縁膜のＴＤＤＢ特性を向上させて繰り
返し書き換え可能な回数およびデータ保持期間などの信
頼性を保証することが可能な半導体装置の製造方法を得
ることを目的とする。
この発明に係る半導体装置の製造方法は、トンネル開孔
部へのトンネル絶縁膜の形成前に、トンネル開孔部をＨ
Ｃｕ雰囲気の高温処理を行う工程を含むものである。
部へのトンネル絶縁膜の形成前に、トンネル開孔部をＨ
Ｃｕ雰囲気の高温処理を行う工程を含むものである。
〔作用）
この発明においては、トンネル開孔部の開孔工程および
前工程の処理時に発生するシリコン基板近傍のＮａ”、
プラズマ照射によるダメージ等、いわゆる電界ストレス
に伴なう疲労（ＴＤＤＢ）を早めるファクタが除去され
る。
前工程の処理時に発生するシリコン基板近傍のＮａ”、
プラズマ照射によるダメージ等、いわゆる電界ストレス
に伴なう疲労（ＴＤＤＢ）を早めるファクタが除去され
る。
〔実施例）
以下、この発明の半導体装置の製造方法の一実施例を図
について説明する。
について説明する。
第１図はトンネル開孔部へのＨＣｌ２雰囲気の高温処理
を施した時点のＥＥＰＲＯＭの概要構成断面図である。
を施した時点のＥＥＰＲＯＭの概要構成断面図である。
第１図において、第２図および第３図と同一符号は同一
または相当部分を示し、１３はＨＣｌ１．雰囲気にさら
された領域である。
または相当部分を示し、１３はＨＣｌ１．雰囲気にさら
された領域である。
なお、上記実施例ではＨＣｕのみの雰囲気で高温処理を
行う場合を説明したが、ＨＣｎガスのみならず、０２．
Ｎ２等の他のガスを混入してもよい。
行う場合を説明したが、ＨＣｎガスのみならず、０２．
Ｎ２等の他のガスを混入してもよい。
第１図に示したようにＨＣｌ１雰囲気の高温処理を施し
て構成されるＦｌｏｔｏｘ型ＥＥＦＲＯＭの動作につい
ても、前記の従来例の場合と全く同様である。しかし、
この発明によるＥＥＦＲＯＭでは、トンネル絶縁膜４の
電界効果ストレスに伴う疲労（ＴＤＤＢ）を早めるファ
クタであるトンネル開孔部４ａの開孔工程および前工程
の処理時に発生するｐ型シリコン基板７近傍のＮａ“、
前工程におけるプラズマ照射によるダメージ等が、上記
の高温処理により除去されており、トンネル絶縁膜４の
繰り返し書き換え可能回数が著しく向上している。また
、同時にデータ保持期間の信頼性も十分に向上している
。
て構成されるＦｌｏｔｏｘ型ＥＥＦＲＯＭの動作につい
ても、前記の従来例の場合と全く同様である。しかし、
この発明によるＥＥＦＲＯＭでは、トンネル絶縁膜４の
電界効果ストレスに伴う疲労（ＴＤＤＢ）を早めるファ
クタであるトンネル開孔部４ａの開孔工程および前工程
の処理時に発生するｐ型シリコン基板７近傍のＮａ“、
前工程におけるプラズマ照射によるダメージ等が、上記
の高温処理により除去されており、トンネル絶縁膜４の
繰り返し書き換え可能回数が著しく向上している。また
、同時にデータ保持期間の信頼性も十分に向上している
。
（発明の効果）
この発明は以上説明したとおり、トンネル開孔部へのト
ンネル絶縁膜の形成前に、トンネル開孔部をＨＣＪＺ雰
囲気の高温処理を行う工程を含むので、トンネル開孔部
の開孔工程および前工程の処理時に発生するシリコン基
板近傍のＮａ”および前工程中でのプラズマ照射による
ダメージ等、いわゆる電界ストレスに伴う疲労（ＴＤＤ
Ｂ）を早めるファクタが大幅に低減され、ＴＤＤＢ特性
を格段に向上させることができ、ＥＥＦＲＯＭの繰り返
し書き換え可能な回数およびデータ保持期間などの信頼
性を十分に高めることかできるという効果がある。
ンネル絶縁膜の形成前に、トンネル開孔部をＨＣＪＺ雰
囲気の高温処理を行う工程を含むので、トンネル開孔部
の開孔工程および前工程の処理時に発生するシリコン基
板近傍のＮａ”および前工程中でのプラズマ照射による
ダメージ等、いわゆる電界ストレスに伴う疲労（ＴＤＤ
Ｂ）を早めるファクタが大幅に低減され、ＴＤＤＢ特性
を格段に向上させることができ、ＥＥＦＲＯＭの繰り返
し書き換え可能な回数およびデータ保持期間などの信頼
性を十分に高めることかできるという効果がある。
第１図はこの発明の一実施例を説明するための概要構成
断面図、第２区は従来の２トランジスタ・セルを有する
Ｆｌｏｔｏｘ型ＥＥＦＲＯＭメモリ・セルの構造を示す
断面図、第３図は不揮発性メモリ・トランジスタのトン
ネル開孔領域の概要構成を示す拡大断面図、第４図、第
５図はＥＥＰＲＯＭメモリ・セルにおける書き込み状態
、消去状態を説明するためのエネルギーバンド図である
。 図において、１は制御ゲート、２はフローティングゲー
ト、３は選択ゲート、４はトンネル絶縁膜、４ａはトン
ネル開孔部、５はｎ＋拡散層、６はトンネルｎ−領域、
７はｐ型シリコン基板、８はゲート絶縁膜、９はフィー
ルド絶縁膜、１０は伝導帯、ＨＣｌは価電子帯、１２は
電子、１３はＨＣＪ：ｌ雰囲気にさらされた領域である
。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第 図 ］３ ）（Ｃｆ雰１引気ドさらさ木た＊ｂｉ 第 図 第 図
断面図、第２区は従来の２トランジスタ・セルを有する
Ｆｌｏｔｏｘ型ＥＥＦＲＯＭメモリ・セルの構造を示す
断面図、第３図は不揮発性メモリ・トランジスタのトン
ネル開孔領域の概要構成を示す拡大断面図、第４図、第
５図はＥＥＰＲＯＭメモリ・セルにおける書き込み状態
、消去状態を説明するためのエネルギーバンド図である
。 図において、１は制御ゲート、２はフローティングゲー
ト、３は選択ゲート、４はトンネル絶縁膜、４ａはトン
ネル開孔部、５はｎ＋拡散層、６はトンネルｎ−領域、
７はｐ型シリコン基板、８はゲート絶縁膜、９はフィー
ルド絶縁膜、１０は伝導帯、ＨＣｌは価電子帯、１２は
電子、１３はＨＣＪ：ｌ雰囲気にさらされた領域である
。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第 図 ］３ ）（Ｃｆ雰１引気ドさらさ木た＊ｂｉ 第 図 第 図
Claims (1)
- フローティングゲートと基板間のトンネル開孔部内にト
ンネル絶縁膜を有するＦｉｏｔｏｘ型ＥＥＰＲＯＭの製
造方法において、前記トンネル開孔部へのトンネル絶縁
膜の形成前に、前記トンネル開孔部をＨＣｌ雰囲気の高
温処理を行う工程を含むことを特徴とする半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179713A JPH0228382A (ja) | 1988-07-18 | 1988-07-18 | 半導体装置の製造方法 |
| US07/533,942 US5021844A (en) | 1988-07-18 | 1990-06-06 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179713A JPH0228382A (ja) | 1988-07-18 | 1988-07-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0228382A true JPH0228382A (ja) | 1990-01-30 |
Family
ID=16070572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63179713A Pending JPH0228382A (ja) | 1988-07-18 | 1988-07-18 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5021844A (ja) |
| JP (1) | JPH0228382A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6313512B1 (en) | 1999-02-25 | 2001-11-06 | Tyco Electronics Logistics Ag | Low source inductance compact FET topology for power amplifiers |
| US6774416B2 (en) * | 2001-07-16 | 2004-08-10 | Nanowave, Inc | Small area cascode FET structure operating at mm-wave frequencies |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6390174A (ja) * | 1986-10-02 | 1988-04-21 | Mitsubishi Electric Corp | 半導体装置 |
-
1988
- 1988-07-18 JP JP63179713A patent/JPH0228382A/ja active Pending
-
1990
- 1990-06-06 US US07/533,942 patent/US5021844A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5021844A (en) | 1991-06-04 |
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