JPH0451573A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0451573A JPH0451573A JP2160603A JP16060390A JPH0451573A JP H0451573 A JPH0451573 A JP H0451573A JP 2160603 A JP2160603 A JP 2160603A JP 16060390 A JP16060390 A JP 16060390A JP H0451573 A JPH0451573 A JP H0451573A
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- Japan
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- insulating film
- tunnel
- tunnel insulating
- film thickness
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
乙の発明は、半導体装置の製造方法に関するもので、Ｆ
ｌ ｏ ｔ ｏ ｘ （Ｆｌｏａｔｉｎｇ ｔｕｎｎ
ｅｌ ｏｘｉｄｅ）構造およびＭ Ｎ ＯＳ （Ｍｅｔ
ａｌ Ｎ１ｔｒｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）
構造を有するＥＥＦＲＯＭに関するものである。
ｌ ｏ ｔ ｏ ｘ （Ｆｌｏａｔｉｎｇ ｔｕｎｎ
ｅｌ ｏｘｉｄｅ）構造およびＭ Ｎ ＯＳ （Ｍｅｔ
ａｌ Ｎ１ｔｒｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）
構造を有するＥＥＦＲＯＭに関するものである。
第４図は、例えば２トランジスタ・セルを有する従来か
らのＦｌｏｔｏｘ型ＥＥＰＲＯＭ、、１％リセルの簡易
断面構造である。左部トランジスタが不揮発性メモリ・
トランジスタである。この不揮発性メモリ・トランジス
タをさらに拡大した例を第５図に示す。
らのＦｌｏｔｏｘ型ＥＥＰＲＯＭ、、１％リセルの簡易
断面構造である。左部トランジスタが不揮発性メモリ・
トランジスタである。この不揮発性メモリ・トランジス
タをさらに拡大した例を第５図に示す。
これらの図において、１は制御ゲート、２はフローティ
ングゲ−１・、３は選択ゲー１−１４は１−ンネル絶縁
膜、５はｎ＋拡散層、６はトンネルｎ領域、７はｐ型シ
リコン基板、８はゲート絶縁膜、１４は制御ゲート１と
フローティングゲート２の間の絶縁膜である。
ングゲ−１・、３は選択ゲー１−１４は１−ンネル絶縁
膜、５はｎ＋拡散層、６はトンネルｎ領域、７はｐ型シ
リコン基板、８はゲート絶縁膜、１４は制御ゲート１と
フローティングゲート２の間の絶縁膜である。
従来はトンネル領域のトンネル開孔部形成のために、ド
ライまたはウェットエツチングによりゲ−Ｉ−絶縁膜８
に１−ンネル開孔部を生成し、その後、レジス１−残渣
除去のための酸処理および残存酸化膜除去のためのフッ
酸処理２ならびに熱処理時に重金属とか貴金属などがシ
リコン中に拡散されるのを避けるための王水処理などの
、いわゆる洗浄処理をなし、かつこれらの各処理後にあ
って、トンネル開孔部に対して）・ンネル絶縁膜４を形
成させるようにしている。そして、フローティングゲ１
−２上に絶縁膜１４を介し、制御ゲート１を形成するわ
けであるが、その絶縁膜１４の形成においてＥＥＰＲＯ
Ｍの信頼性特性の１つであるリテンンヨン（Ｒｅｔｅｎ
ｔｉｏｎ ：保持特性）向上のために、約１０００℃の
高温化を有した酸化法が用し）られている。
ライまたはウェットエツチングによりゲ−Ｉ−絶縁膜８
に１−ンネル開孔部を生成し、その後、レジス１−残渣
除去のための酸処理および残存酸化膜除去のためのフッ
酸処理２ならびに熱処理時に重金属とか貴金属などがシ
リコン中に拡散されるのを避けるための王水処理などの
、いわゆる洗浄処理をなし、かつこれらの各処理後にあ
って、トンネル開孔部に対して）・ンネル絶縁膜４を形
成させるようにしている。そして、フローティングゲ１
−２上に絶縁膜１４を介し、制御ゲート１を形成するわ
けであるが、その絶縁膜１４の形成においてＥＥＰＲＯ
Ｍの信頼性特性の１つであるリテンンヨン（Ｒｅｔｅｎ
ｔｉｏｎ ：保持特性）向上のために、約１０００℃の
高温化を有した酸化法が用し）られている。
そして、この従来例による装置構造での動作について述
べると、まず、装置のフローテイングゲト２に１０ Ｍ
Ｖ ／ ｃ ｒｎ程度の正の高電界をかけることによ
り、トンネル絶縁膜４が見掛は上薄くなる。この減少を
エネルギバッド図で示すと第６図のようになる。
べると、まず、装置のフローテイングゲト２に１０ Ｍ
Ｖ ／ ｃ ｒｎ程度の正の高電界をかけることによ
り、トンネル絶縁膜４が見掛は上薄くなる。この減少を
エネルギバッド図で示すと第６図のようになる。
第６図において、９は伝導帯、１ｏは価電子帯、１１は
電子である。すなわち、この第６図から明らかなように
、電子１１は薄くなったｌ・ンネル絶縁膜４の禁制帯を
トンネリングして、フローティングゲート２の伝導帯９
に流入する。つまり、この状態がいわゆる“書き込み状
態″である。
電子である。すなわち、この第６図から明らかなように
、電子１１は薄くなったｌ・ンネル絶縁膜４の禁制帯を
トンネリングして、フローティングゲート２の伝導帯９
に流入する。つまり、この状態がいわゆる“書き込み状
態″である。
そしてまた、前記状態とは反対にフローティングゲート
２に１０ Ｍ Ｖ ／ ｃ ｍ程度の負の高電界をかけ
ると、ここでもトンネル絶縁膜４が見掛は上薄くなり、
これを同様にエネルギバンド図で示すと・第７図のよう
になって、電子１１ζよ薄くなつたＩ、ンネル絶縁膜４
の禁制帯をトンネリングし、ｎ″拡散層５の伝導帯９に
流入する。つまり、この状態が、いわゆる゛′消去状態
″である。
２に１０ Ｍ Ｖ ／ ｃ ｍ程度の負の高電界をかけ
ると、ここでもトンネル絶縁膜４が見掛は上薄くなり、
これを同様にエネルギバンド図で示すと・第７図のよう
になって、電子１１ζよ薄くなつたＩ、ンネル絶縁膜４
の禁制帯をトンネリングし、ｎ″拡散層５の伝導帯９に
流入する。つまり、この状態が、いわゆる゛′消去状態
″である。
従来構造のＥＥＰＲＯＭメモリセルのトンネルｎ−領域
４は以上のようにして形成されるが、ここでのＥＥＰＲ
ＯＭにあっては、トンネル絶縁膜４におけるピンホール
などの欠陥よりも電界ス）・Ｌ・スによる疲労、いわゆ
るＴ Ｄ Ｄ Ｂ （Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ
Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）が問題と
なり、これが書き換え時のしきい値電圧差（ウィンドウ
）縮め、繰り返し書き換え可能な回数を制限することに
なるという不都合があった。
４は以上のようにして形成されるが、ここでのＥＥＰＲ
ＯＭにあっては、トンネル絶縁膜４におけるピンホール
などの欠陥よりも電界ス）・Ｌ・スによる疲労、いわゆ
るＴ Ｄ Ｄ Ｂ （Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ
Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）が問題と
なり、これが書き換え時のしきい値電圧差（ウィンドウ
）縮め、繰り返し書き換え可能な回数を制限することに
なるという不都合があった。
とりわけ、トンネル絶縁膜４の上層部は、トンネル絶縁
膜４の形成終了時のトンネル絶縁膜生成装置への０２の
巻き込みや、汚染モードの影響等で膜質は良質とはいい
難い。
膜４の形成終了時のトンネル絶縁膜生成装置への０２の
巻き込みや、汚染モードの影響等で膜質は良質とはいい
難い。
この発明は、上記のような問題点を改善するためになさ
れたもので、その目的とするところは、ＥＥＰＲＯＭに
おいてＴＤＤＢ特性を向上させた１−ンネル絶縁膜を形
成できるようにした半導体装置の製造方法を提供するこ
とにある。
れたもので、その目的とするところは、ＥＥＰＲＯＭに
おいてＴＤＤＢ特性を向上させた１−ンネル絶縁膜を形
成できるようにした半導体装置の製造方法を提供するこ
とにある。
この発明に係る半導体装置の製造方法は、フロティング
ゲーｌ−とトンネル領域との間のトンネル絶縁膜の形成
に際し、トンネル絶縁膜を目標膜厚より厚ぺ形成した後
、目標膜厚までエッチバックするようにしたものである
。
ゲーｌ−とトンネル領域との間のトンネル絶縁膜の形成
に際し、トンネル絶縁膜を目標膜厚より厚ぺ形成した後
、目標膜厚までエッチバックするようにしたものである
。
この発明においては、トンネル絶縁膜を目標膜厚より厚
く生成した後、目標膜厚までエッチバックすることから
、■−ンネル絶縁膜形成終了時のトンネル絶縁膜生成装
置への０２の巻き込みや、汚染モードの影響等の中で形
成された良質でない１−ンネル絶縁膜上層部を除去でき
、いわゆる電界ストレスに伴う疲労（ＴＤＤＢ）を早め
るファクタを大幅に除去することができる。
く生成した後、目標膜厚までエッチバックすることから
、■−ンネル絶縁膜形成終了時のトンネル絶縁膜生成装
置への０２の巻き込みや、汚染モードの影響等の中で形
成された良質でない１−ンネル絶縁膜上層部を除去でき
、いわゆる電界ストレスに伴う疲労（ＴＤＤＢ）を早め
るファクタを大幅に除去することができる。
以下、この発明について説明する。
第１図はこの発明の一実施例を示す要部断面図で、第５
図に対応する図である。第１図において、４は！・ンネ
ル絶縁膜、５はｎ ’ｒ拡散層、６はトンネルｎ−領域
、７はｐ型シリコン基板、８はデー１−絶縁膜である。
図に対応する図である。第１図において、４は！・ンネ
ル絶縁膜、５はｎ ’ｒ拡散層、６はトンネルｎ−領域
、７はｐ型シリコン基板、８はデー１−絶縁膜である。
トンネル絶縁膜４は目標膜厚のものであり、１２はフィ
ールド酸化膜であり、１３は前記トンネル絶縁膜４をさ
らに厚く生成させた過剰生成１〜ンネル絶縁膜である。
ールド酸化膜であり、１３は前記トンネル絶縁膜４をさ
らに厚く生成させた過剰生成１〜ンネル絶縁膜である。
この第１図は目標膜厚より厚いトンネル絶縁膜形成時点
の概要構成を示す断面図である。
の概要構成を示す断面図である。
第２図はこの実施例によるトンネル開孔部形成からフロ
ーティングゲ−１・形成までの製造プロセスの要部を示
すフローチャートである。また、第３図は、第２図のフ
ローに対応する半導体装置の要部の断面図である。なお
、第２図、第３図における（１）〜（５）は各ステップ
を示す。トンネル開口部の形成後、直ちに目標膜厚であ
るトンネル絶縁膜４を形成していた従来例に対して、こ
の実施例では、ドライまたはウエッｌ〜エツチングによ
りゲト絶縁膜８にトンネル開孔部８ａを穿孔させるとと
もに（１）、その後、レジスト残渣除去のための酸処理
および残存酸化膜除去のためのフッ酸処理ならびに熱処
理時に重金属とか貴金属などがシリコン中に拡散される
のを避けるための王水処理などのいわゆる洗浄処理をな
しく２）、続し）で、第１図（こ示すように、穿孔され
たトンネル開孔部に目標膜厚より厚いｌ・ンネル絶縁膜
（４＋１３１を形成させる（３）。次に、目標膜厚であ
るトンネル絶縁膜４までドライエツチング、あるいはウ
ェットエツチングでエッチバックさせる。いわば過剰生
成トンネル絶縁膜１３を除去してしまう（４）。その後
、フローティングゲート２を生成するものである（５）
。
ーティングゲ−１・形成までの製造プロセスの要部を示
すフローチャートである。また、第３図は、第２図のフ
ローに対応する半導体装置の要部の断面図である。なお
、第２図、第３図における（１）〜（５）は各ステップ
を示す。トンネル開口部の形成後、直ちに目標膜厚であ
るトンネル絶縁膜４を形成していた従来例に対して、こ
の実施例では、ドライまたはウエッｌ〜エツチングによ
りゲト絶縁膜８にトンネル開孔部８ａを穿孔させるとと
もに（１）、その後、レジスト残渣除去のための酸処理
および残存酸化膜除去のためのフッ酸処理ならびに熱処
理時に重金属とか貴金属などがシリコン中に拡散される
のを避けるための王水処理などのいわゆる洗浄処理をな
しく２）、続し）で、第１図（こ示すように、穿孔され
たトンネル開孔部に目標膜厚より厚いｌ・ンネル絶縁膜
（４＋１３１を形成させる（３）。次に、目標膜厚であ
るトンネル絶縁膜４までドライエツチング、あるいはウ
ェットエツチングでエッチバックさせる。いわば過剰生
成トンネル絶縁膜１３を除去してしまう（４）。その後
、フローティングゲート２を生成するものである（５）
。
たとえば、１００人のトンネル絶縁膜４を得るために、
まず、１２０人生成し、２０人エッチＡツクし、その後
、フローティングゲート２を形成したものがその例であ
る。
まず、１２０人生成し、２０人エッチＡツクし、その後
、フローティングゲート２を形成したものがその例であ
る。
上述のように、トンネル絶縁膜４の形成の際、目標膜厚
より厚く生成した後、目標膜厚までエッチバックして過
剰生成ｌ・ンネル絶縁膜１３を除去してしまうというプ
ロセスは、トンネル絶縁膜４の形成終了時のトンネル絶
縁膜生成装置へのＯ２の巻き込みや、汚染モードの影響
等の中で形成された良質てないトンネル絶縁膜上層部を
除去でき、いわゆる電界ストレスに伴う疲労（ＴＤＤＢ
）を早めるファクタを大幅に除去してしまう作用がある
。なお、動作に関しては、前述した“従来技術の動作″
と全く同様である。
より厚く生成した後、目標膜厚までエッチバックして過
剰生成ｌ・ンネル絶縁膜１３を除去してしまうというプ
ロセスは、トンネル絶縁膜４の形成終了時のトンネル絶
縁膜生成装置へのＯ２の巻き込みや、汚染モードの影響
等の中で形成された良質てないトンネル絶縁膜上層部を
除去でき、いわゆる電界ストレスに伴う疲労（ＴＤＤＢ
）を早めるファクタを大幅に除去してしまう作用がある
。なお、動作に関しては、前述した“従来技術の動作″
と全く同様である。
なお、上記の実施例では、過剰生成トンネル絶縁膜１３
を除去した後、フローテイングゲ−１−２を形成させる
例を示したが、過剰生成１−ンネル絶縁膜１３を除去し
た後、洗浄処理を施し、フローティングゲート全形成し
てもかまわない。
を除去した後、フローテイングゲ−１−２を形成させる
例を示したが、過剰生成１−ンネル絶縁膜１３を除去し
た後、洗浄処理を施し、フローティングゲート全形成し
てもかまわない。
以上説明したように、この発明は、フローティングゲー
トとトンネル領域との間のトンネル絶縁膜の形成に際し
、トンネル絶縁膜を目標膜厚より厚く形成した後、目標
膜厚までエッチバックするようにしたので、トンネル絶
縁膜形成終了時の１−ンネル絶縁膜生成装置への０２の
巻き込みや、汚染モードの影響の中で形成された良質で
ないトンネル絶縁膜上層部が除去されるので、ＴＤＤＢ
特性を向上させたトンネル絶縁膜を形成でき、そのため
信頼性を向上できる効果がある。
トとトンネル領域との間のトンネル絶縁膜の形成に際し
、トンネル絶縁膜を目標膜厚より厚く形成した後、目標
膜厚までエッチバックするようにしたので、トンネル絶
縁膜形成終了時の１−ンネル絶縁膜生成装置への０２の
巻き込みや、汚染モードの影響の中で形成された良質で
ないトンネル絶縁膜上層部が除去されるので、ＴＤＤＢ
特性を向上させたトンネル絶縁膜を形成でき、そのため
信頼性を向上できる効果がある。
【図面の簡単な説明】
第１図はこの発明の半導体装置の製造方法の一実施例を
説明するための要部の断面図、第２図は、第１図の半導
体装置の製造プロセスを説明するフローチャー１・、第
３図は、第２図のフローに対応する半導体装置の要部の
断面図、第４図は従来の半導体装置を示す要部の断面図
、第５図は、第４図のトンネル開孔領域を拡大した断面
図、第６図はＥＥＰＲＯＭの書き込み状態を表したエネ
ルギバンド図、第７図はＥＥＰＲＯＭの消去状態を表し
たエネルギーバンド図である。 図において、１は制御ゲート、２はフローティングゲー
ト、３は選択ゲート、４はｌ・ンネル絶縁膜、５はｎ＋
拡散層、６はトンネルｎ−領域、７はｐ型シリコン基板
、８はゲート絶縁膜、９は伝導帯、１０は価電子帯、１
１は電子、１２はフィールド酸化膜、１３は過剰生成ｌ
・ンネル絶縁膜である。 なお、各図中の同一符号は同一または相当部分を示す。
説明するための要部の断面図、第２図は、第１図の半導
体装置の製造プロセスを説明するフローチャー１・、第
３図は、第２図のフローに対応する半導体装置の要部の
断面図、第４図は従来の半導体装置を示す要部の断面図
、第５図は、第４図のトンネル開孔領域を拡大した断面
図、第６図はＥＥＰＲＯＭの書き込み状態を表したエネ
ルギバンド図、第７図はＥＥＰＲＯＭの消去状態を表し
たエネルギーバンド図である。 図において、１は制御ゲート、２はフローティングゲー
ト、３は選択ゲート、４はｌ・ンネル絶縁膜、５はｎ＋
拡散層、６はトンネルｎ−領域、７はｐ型シリコン基板
、８はゲート絶縁膜、９は伝導帯、１０は価電子帯、１
１は電子、１２はフィールド酸化膜、１３は過剰生成ｌ
・ンネル絶縁膜である。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- フローティングゲートとトンネル領域との間のトンネル
絶縁膜の形成に際し、前記トンネル絶縁膜を目標膜厚よ
り厚く形成した後、前記目標膜厚までエッチバックする
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160603A JPH0451573A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160603A JPH0451573A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0451573A true JPH0451573A (ja) | 1992-02-20 |
Family
ID=15718516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2160603A Pending JPH0451573A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0451573A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100316089B1 (ko) * | 1992-06-01 | 2002-03-21 | 클라크 3세 존 엠. | 폴리터널스페이서를갖는완전특징고밀도"전기적으로소거가능하고프로그램가능한판독전용메모리(eeprom)"셀을제조하는방법 |
| KR100316086B1 (ko) * | 1992-06-01 | 2002-03-21 | 클라크 3세 존 엠. | 신규한프로그래밍수단을갖는고밀도'전기적으로소거가능하고프로그램가능한판독전용메모리(eeprom)'셀어레이및이를제조하는방법 |
-
1990
- 1990-06-19 JP JP2160603A patent/JPH0451573A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100316089B1 (ko) * | 1992-06-01 | 2002-03-21 | 클라크 3세 존 엠. | 폴리터널스페이서를갖는완전특징고밀도"전기적으로소거가능하고프로그램가능한판독전용메모리(eeprom)"셀을제조하는방법 |
| KR100316086B1 (ko) * | 1992-06-01 | 2002-03-21 | 클라크 3세 존 엠. | 신규한프로그래밍수단을갖는고밀도'전기적으로소거가능하고프로그램가능한판독전용메모리(eeprom)'셀어레이및이를제조하는방법 |
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