JPH02284271A - 画像メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はテレビジョン受像機１画像記録再生装置等にお
ける画像信号処理に用いられる画像メモリに関する。

〔発明の概要〕

本発明は、書き込みアドレス信号及び読み出しアドレス
信号により画像データの入出力制御が行われる画像メモ
リにおいて、書き込みアドレス信号に所定値を加算する
ことや書き込みアドレスカウンタ回路へのリセット信号
のタイミングでプリセットすることによって読み出しア
ドレス信号を発生させることにより、内部的に所定時間
の読み出しデータと書き込みデータの時間差を得るよう
ドしたものである。

〔従来の技術〕

フィールドメモリ等の画像メモリは、ディジタル化され
た画像データを記憶する機能を有し、画像処理のディジ
タル化を進める上で重要なデバイスとなっている。

ところで、−船釣に画像メモリは、シリアルデータをパ
ラレルデータに変換する書き込み用のレジスタと、パラ
レルデータをシリアルデータに変換する読み出し用のレ
ジスタを有している。第５図は従来の一般的なフィール
ドメモリの一例を示す図である。この第５図に示すよう
に、フィールドメモリ５１は画像データを蓄積するため
のＲＡＭ部５２を有し、このＲＡＭ部５２に対してデー
タを書き込むための書き込み用レジスタ５３と、ＲＡＭ
部５２からデータを読み出すための読み出し用レジスタ
５４を有している。書き込み用レジスタ５３では外部か
らのシリアルデータがパラレルデータに変換され、読み
出し用レジスタ５４ではＲＡＭ部５２からのパラレルデ
ータがシリアルデータに変換される。ＲＡＭ部５２では
、書き込みアドレスカウンタ回路５５からの書き込みア
ドレス信号に基づいて書き込み用レジスタ５３からのデ
ータが書き込まれ、読み出しアドレスカウンタ回路５６
からの読み出しアドレス信号に基づいてデータが読み出
し用レジスタ５４に読み出される。ここで各アドレス信
号は、ＲＡＭ部５２のメモリ番地を措定する信号であり
、この各アドレス信号は外部から供゛給される各クリア
信号のクリアパルスにより指定する番地がリセットされ
、同じく外部から供給される各クロック信号に応じて指
定する番地が１つずつ増加され（インクリメントされ）
で行く。

第６図はその各クロック信号、各クリア信号及び画像デ
ータの時間的な関係を示すタイムチャートである。上記
フィールドメモリ５１には、外部から書き込みクロック
信号Ｗ　ＣＫ　（ａ）と読み出しクロック信号ＲＣＫ　
（ｄ）が供給されており、第６図に示すように、各クロ
ック信号の立ち上がりのタイミングでデータが書き込ま
れ、或いは読み出される。このフィールドメモリ５１に
おいて、書き込みクリア信号ＷＣＲ（ｂ）が低レベルに
された時すなわち書き込みクリアパルスが供給された時
、書き込みアドレスカウンタ回路５５のアドレスがリセ
ットされて、その時に入力信号Ｄｉｎ（ｃ）にある画像
データが例えば零番地に記憶される。ところが、読み出
し側では、読み出しクリアパルスと読み出したデータの
番地の関係が書き込み側と異なる。

すなわち、読み出しクリア信号ＲＣＲ（ｅ）の読み出し
クリアパルスが供給された時のデータが零番地のデータ
ではなく、そこからｎクロック（ｎは自然数）後に出力
信号Ｄｏｕｔ　（ｆ）に現れるデータが必要な零番地の
データとなる。このような読み出すデータの読み出しク
リアパルスの時点からの遅れは、そのパルスが入力して
アドレスカウンタ回路５６が作動し、さらにＲＡＭ部５
２から読み出し用レジスタ５４へのデータの転送が行わ
れる時間等による。

〔発明が解決しようとする課題〕

一般に、ディジタル化したデータを用いて画像処理を行
う場合、ｌフィールド遅延したデータを得ることが画像
処理上有益となることがある。従って、フィールドメモ
リによりｌフィールド遅延した画像データを得るために
は、前述の読み出すデータの読み出しクリアパルスの時
点からの遅れ（ロクロツタ分）を補う必要があり、その
遅れを補うことで書き込まれるデータ（Ｄｉｎ）とフィ
ールドメモリから読み出されるデータ（Ｄｏｕｔ　）と
の間で１フイールドの遅延が得られる。

しかしながら、その遅れを補うためには、その遅れ分に
相当するロクロツタ分だけ書き込みクリアパルスに先行
する読み出しクリアパルスを発生させることが必要であ
り、このようなりロック数をカウントするような特別な
周辺回路を設けることが不可欠になる。

そこで、本発明は内部的に所定時間の読み出しデータと
書き込みデータの時間差が得られるような画像メモリの
提供を目的とする。

〔課題を解決するための手段〕

上述の目的を達成するために、本発明の画像メモリは、
書き込みアドレス信号及び読み出しアドレス信号により
画像データの入出力制御が行われる画像メモリであって
、上記書き込みアドレス信号に所定の値を加算した読み
出しアドレス信号を発生させる読み出しアドレス発生回
路を有することを特徴とし、或いは本発明の画像メモリ
は、上記画像メモリにおいて、上記書き込みアドレス信
号を発生させる書き込みアドレスカウンタ回路へのリセ
ット信号により所定値にブリセントされ且つ上記読み出
しアドレス信号を発生させる読み出しアドレスカウンタ
回路を有することを特徴とする。

ここで、上記画像メモリは、画像データを記憶するため
のＲＡＭ部を有し、書き込み用レジスタと読み出し用レ
ジスタを有する構成にできる。そして、書き込みアドレ
ス信号により書き込み用レジスタからＲＡＭ部への書き
込みが行われるアドレスが指定され、読み出しアドレス
信号によりＲＡＭ部から読み出し用レジスタへの読み出
しが行われるアドレスが指定される。なお、読み出し用
レジスタは２系統或いはそれ以上でも良い。

また、上記読み出しアドレス発生回路には、上記書き込
みアドレス信号が入力するが、所定値が加算されて書き
込みアドレス信号から読み出しアドレス信号が生成され
る。その加算動作は、例えば加算回路等を用いて、メモ
リその他の記憶手段からの所定値が書き込みアドレス信
号に対して加算されて行われる。ここで、所定値は、１
フイールド、ｌフレーム、１ライン等の各種の画像処理
を行うために必要なデータを得るための遅延時間に対応
したクロック数とすることができ、その遅延時間とは、
−例として読み出し動作において仔意のアドレスを指定
するタイミングからそのアドレスのデータが出力される
までの時間差に１目当する。

また、上記読み出しアドレスカウンタ回路は、書き込み
アドレスカウンタ回路へのリセット信号によるプリセッ
トのためにプリセット手段と接続される構成にでき、例
えばそのプリセット手段からの信号に応じて当該読み出
しアドレスカウンタ回路で読み出しアドレス信号が生成
される。この読み出しアドレスカウンタ回路には読み出
しクロ７り信号が人力し、そのクロックによってアドレ
スがインクリメントされる。プリセット手段で生成され
る信号は、上記所定値と同様に遅延時間に対応したクロ
ック数を含んだ信号である。

なお、本発明の画像メモリにおける上記書き込みアドレ
ス信号は、例えば書き込みアドレスカウンタ回路によっ
て生成される。その書き込みアドレスカウンタ回路には
、書き込みクロック信号とリセット信号である書き込み
クリア信号が供給され、書き込みクリア信号によってリ
セットされ且つ書き込みクロック信号によってインクリ
メントされる構成にできる。そのリセット動作は水平と
垂直の２方向で独立にしても良い。また、上述のように
加算或いはプリセット動作により得られる読み出しアド
レス信号と併用或いは切り換えて、通常の読み出しアド
レス信号を用いる構成にしても良い。さらに、加算され
る所定値やブリセントされる値は可変にすることも可能
である。

〔作用］ 本発明の画像メモリでは、加算される所定値やフ゛リセ
ットされるイ直には、８売み出しのアドレス１旨定から
データの出力までの時間差に対応したクロック数のデー
タが含まれる。従って、まず、読み出しアドレス発生回
路で、書き込みアドレス信号に所定値を加算して読み出
しアドレス信号を生成することにより、先行したアドレ
スを読み出して行く動作が進められることになり、出力
のタイミングでは例えば１フイールドのような遅延時間
を以て画像データが出力される。また、同様に、読み出
しアドレスカウンタ回路を書き込み用のリセット信号の
タイミングでブリセントする画像メモリでは、書き込む
べき画像データのリセットのタイミングで、同時に読み
出しアドレスカウンタ回路の値が所定値にブリセントさ
れ、読み出しのアドレスはブリセントされたデータをイ
ンクリメントさせたものとなる。このため、同様に先行
したアドレスを読み出して行く動作が進められ、出力の
タイミングでは所定の遅延時間を以て画像データが出力
される。

〔実施例］ 本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例 本実施例は、書き込みアドレス信号に所定値が加算され
て読み出しアドレス信号が生成されるフィールドメモリ
の例である。

第１図にその構成を示す２本実施例のフィールドメモリ
ｌは、画像データを記録するためのＲＡＭ部２を有して
いる。このＲＡＭ部２は、マトリクス状に配列されたメ
モリセルを有し、そのメモリセルとアドレスが対応する
。このＲＡＭ部２への書き込みは、書き込み用レジスタ
３により行われる。書き込み用レジスタ３は外部からの
シリアルデータを入力させ、その画像データをＲＡＭ部
２ヘパラレルデータに変換して出力する。また、ＲＡＭ
部２からの読み出しは、読み出し用レジスタ４により行
われる。この読み出し用レジスタ４は、ＲＡＭ部２から
のパラレルデータを外部へシリアルデータとして出力す
るためのレジスタである。なお、この読み出し用レジス
タ４には、単独に読み出しクロック信号ＲＣＫが供給さ
れ、ジッター除去等のタイムベースコレクター等への応
用ができる。そして、本実施例のフィールドメモリｌで
は、後に説明するように、読み出し用レジスタ４から出
力される画像データが書き込み用レジスタ３に入力する
画像データに比較して１フイールドだけ遅延した画像デ
ータとなる。

このフィールドメモリ１には、書き込みクロック信号Ｗ
ＣＫと書き込みクリア信号ＷＣＲが供給される。書き込
みクロック信号ＷＣＫは、そのフィールドメモリ１内の
書き込みアドレスカウンタ回路５及び書き込み用レジス
タ３に供給される。

また、書き込みクリア信号ＷＣＲは書き込みアドレスカ
ウンタ回路５に供給される。書き込みアドレスカウンタ
回路５は、書き込みクロック信号ＷＣＫのクロック数に
応じて書き込みアドレス信号を変化させる回路であり、
例えば１つのクロックによって指定されるアドレスが１
番地分インクリメント（増加）される。また、この書き
込みアドレスカウンタ回路５に書き込みクリア信号ＷＣ
Ｒのクリアパルスが入力した時には、上記書き込みアド
レス信号のアドレスがリセットされ、書き込みが行われ
る番地が例えば零番地にされる。このような書き込みア
ドレスカウンタ回路５から発生した書き込みアドレス信
号はＲＡＭ部２に供給され、その書き込みアドレス信号
で指定するアドレスへ書き込み用レジスタ３からのデー
タが転送され、そのデータがＲＡＭ部２で記憶される。

そして、特に本実施例のフィールドメモリでは、書き込
みアドレスカウンタ回路５から発生した書き込みアドレ
ス信号は読み出しアドレス発生回路を構成する加算回路
６に送られる。

読み出しアドレス発生回路は加算回路６と加算値記憶回
路７により構成される。加算回路６は、書き込みアドレ
ス信号に対して加算値記憶回路７からの所定値（例えば
ｎｕｎは自然数）を加算する回路であり、書き込みアド
レス信号に対してｎ番地先行した番地の読み出しアドレ
ス信号を出力する。加算値記憶回路７は、その所定値を
記憶するメモリ若しくは論理回路であり、記憶されるデ
ータが加算回路６に送られる。本実施例では、その加算
値記憶回路７に記憶されるデータが“ｎとされる。この
データ“ｎ”は、読み出しクリアパルスを入力してから
出力端子にそのクリアパルスに対応したアドレスのデー
タが出力されるまでの時間のクロック数である。上記加
算回路６で発生した読み出しアドレス信号は、上記ＲＡ
Ｍ部２に送られ、その指定アドレスから画像データの読
み出し用レジスタ４への読み出しが行われる。

次に、第２図を参照して本実施例のフィールドメモリ１
の作動について説明する。

第２図のように、同期したクロックである書き込みクロ
ック信号Ｗ　ＣＫ　（ａｌと読み出しクロツタ信号ＲＣ
Ｋ　ｆｄ）がフィールドメモリ１に供給されているもの
とする。任意の時刻りゆで書き込みクリア信号Ｗ　ＣＲ
（ｂ）が低レベルにされ、その書き込みクリアパルスに
より書き込みアドレス信号のアドレス値が零にされる。

その結果、データ入力信号Ｄｉ　ｎ　（Ｃ）の時刻も。

にデータ入力したデータがＲＡＭ部２の零番地に記憶さ
れる。

この零にされたアドレス値を有する書き込みアドレス信
号は、加算回路６に供給され、そこで加算値記憶回路７
に記憶された“ｎ”が該加算回路６で加算される。する
と、以後加算回路６から出力される読み出しアドレス信
号は書き込みアドレス信号に＋ｎしたアドレスを指定し
て行くことになり、読み出し側ではデータ出力信号Ｄｏ
ｕｔ（ｅ）のタイミングから見てｎだけ先行したアドレ
スが順に指定されて行く。

前記時刻ｔ６の１フイ一ルド期間後の時刻ｔ１では、次
のフィールドの最初のデータがデータ人力信号Ｄｉｎ（
ｃｌに現れ、その時書き込みクリアパルス（ｂ）も供給
される。そして、同時に時刻１＋では、読み出し側の読
み出しアドレス信号が前述のようにｎだけ先行するため
に“０＋ｎ′”の値となり、そのｎクロック前の時点で
零番地のアドレスの指定が既に行われているために、時
刻ｔ１では丁度入力データに対して１フイールド遅延し
た出力が得られることになる。

このように本実施例のフィールドメモリｌでは、ｎクロ
ック分だけの加算が書き込みアドレス信号に対して行わ
れて読み出しアドレス信号が発生させられるため、内部
的に１フイールド遅延したデータが得られることになる
。従って、フィールドメモリのユーザーは、読み出しア
ドレス用のカウンタを外部回路として設ける必要がなく
なる。また、内部的に１フイールドの遅延を得るために
付加される回路は簡単な構成で済む加算回路６と加算値
記憶回路７のみであり、チップサイズの縮小化も実現で
きる。

第２の実施例 本実施例は、書き込みクリア信号からのプリセットによ
り読み出しアドレス信号が生成されるフィールドメモリ
の例である。

第３図にその構成を示す。本実施例のフィールドメモリ
１１は、第１の実施例のフィールドメモリ１と同様に、
画像データを記録するためのＲＡＭ部１２を有し、この
ＲＡＭ部１２は、マトリクス状に配列されアドレスと対
応したメモリセルを有する。このＲＡＭ部１２への書き
込みは、書き込み用レジスタ１３により行われ、その書
き込み用レジスタ１３は外部からのシリアルデータを入
力させ、その画像データをＲＡＭ部１２ヘパラレルデー
タに変換して出力する。また、ＲＡＭ部１２からの読み
出しは、ＲＡＭ部２からのパラレルデータを外部へシリ
アルデータとして出力する読み出し用レジスタ１４によ
り行われる。

次に、これら書き込み用レジスタ１３からのデータの転
送や読み出し用レジスタ１４へのデータの転送が行われ
るＲＡＭ部１部上２上ドレスは、それぞれ書き込みアド
レスカウンタ回路１５と読み出しアドレスカウンタ回路
１６により生成される。

まず、書き込みアドレスカウンタ回路１５には、外部よ
り書き込みクロック信号ＷＣＫと書き込みクリア信号Ｗ
ＣＲが供給される。書き込みクロック信号はアドレスの
カウント動作の基準となる信号であり、そのクロック数
に応じて書き込みアドレスカウンタ回路１５からはイン
クリメントされた書き込みアドレス信号が出力される。

また、この書き込みクロック信号は書き込み用レジスタ
１３にも供給される。書き込みクリア信号ＷＣＲは、書
き込みアドレスカウンタ回路１５におけるアドレスの値
をリセットするための信号であり、書き込みクリアパル
スが与えられた時、書き込みアドレスカウンタ回路１５
から出力される書き込みアドレス信号をＲＡＭ部１２の
例えば零番地を指定するものにさせる。

次に、読み出しアドレスカウンタ回路１６には、外部よ
り読み出しクロック信号ＲＣＫが供給されるが、読み出
しクリア信号は供給されない。その読み出しクリア信号
が供給されない代わりに、読み出しアドレスカウンタ回
路１６には、書き込みクリア信号ＷＣＲにより作動する
プリセント手段であるプリセット回路１７からのプリセ
ット信号が供給される。このプリセット回路１７は、書
き込みクリア信号ＷＣＲのクリアパルスが入力した時に
、所定値“ｎ”を発生させて出力する手段であり、強制
的に読み出しアドレスカウンタ回路１６の指定するアド
レスの番地を第ｎ番地にさせる機能を有する。

ここで読み出しアドレスカウンタ回路１６から発生する
読み出しアドレス信号について説明すると、読み出しク
ロック信号ＲＣＫにより指定されるアドレスの値はイン
クリメントされて行く。そして、書き込みクリア信号Ｗ
ＣＫのクリアパルスが入力した時に、プリセット回路１
７が作動し、その結果、読み出しアドレスカウンタ回路
１６から発生する読み出しアドレス信号は第ｎ番地を指
定するものに強制的に置き換わる。そして、その置き換
えられたアドレス信号に基づいてデータが読み出される
ことになる。なお、上記読み出しクロック信号ＲＣＫは
読み出し用レジスタ１４にも供給される。

このような本実施例のフィールドメモリ１１の動作につ
いて、さらに第４図を用いながら説明すると、第２図と
同様に、同期したクロックである書き込みクロック信号
Ｗ　ＣＫ　（ａ）と読み出しクロック信号ＲＣＫ　（ｄ
）がフィールドメモリ１１に供給されているものとする
。任意の時刻Ｌ０で書き込みクリア信号Ｗ　ＣＲ（ｂ）
が低レベルにされ、その書き込みクリアパルスにより書
き込みアドレス信号のアドレス値が零にされる。その結
果、データ入力信号Ｄｉｎ（ｃ）の時刻ｔ、にデータ人
力したデータがＲＡＭ部１２の零番地に記憶される。

そして、このクリアパルスは同時の時刻ｔ０で上記プリ
セット回路１７にも供給される。すると、このプリセッ
ト回路１７では読み出しアドレスカウンタ回路１６で発
生する読み出しアドレス信号を強制的に第ｎ番地にさせ
るプリセット信号が発生する。そして、このプリセット
信号が読み出しアドレスカウンタ回路１６に供給されて
、以後、読み出しアドレス信号は、プリセットされたア
ドレスに対してインクリメントされて生成されることに
なる。これはデータ出力信号Ｄｏｕｔ　（ｅ）のタイミ
ングから見ると、ｎ番地分だけ先行してアドレスの指定
が行われることになる。

前記時刻Ｌｏの１フイ一ルド期間後の時刻ｔでは、次の
フィールドの最初のデータがデータ入力信号Ｄｉｎ（Ｃ
１に現れる。一方、読み出し側では、読み出しアドレス
信号が前述のようにｎだけ先行しており、そのｎクロッ
ク前の時点で零番地のアドレスの指定が既に行われてい
ることになる。その結果、読み出し側においては、遅延
（ｎクロック分）を補って、時刻Ｌ１では入力データＤ
ｉｎ（Ｃ）に対して正確に１フイールド遅延した出力（
Ｄｏｕｔ（ｅ））が得られることになる。

このように本実施例のフィールドメモリ１１では、読み
出しアドレスカウンタ回路１６に対してプリセット動作
が行われるために、内部的に１フイールドの遅延した画
像データが出力されることになる。従って、外付けでク
ロック数のカウンタをわざわざ設ける必要がなくなり、
周辺回路の簡素化を図ることができる。

なお、上述の各実施例では、プリセットされる値や加算
される値をｎ（自然数）としたが、チンプの外部より調
整可能な変数としても良い。また、実施例で説明した１
フイールドの遅延を得るための回路系と、従来のように
非同期に読み出しを行う回路系を併用或いは切り換えて
使用するようにすることもできる。

（発明の効果〕 本発明の画像メモリは、書き込みアドレス信号に所定の
値を加算する読み出しアドレス発生回路や、書き込み側
のリセット信号により読み出しアドレス信号をプリセッ
トされる読み出しアドレスカウンタ回路を有しているた
め、出力のタイミングからみて先行したアドレスの指定
が可能となる。

このため内部的に１フイールド等の所定期間遅延したデ
ータ出力のタイミングを得ることが可能となり、外部の
周辺回路の簡素化を図ることが実現される。

【図面の簡単な説明】

第１図は本発明の画像メモリの一例を示すブロック図、
第２図はその一例のタイムチャート、第３図は本発明の
画像メモリの他の一例を示すブロック図、第４図はその
他の一例のタイムチャートである。また第５図は従来の
画像メモリの一例を示すブロック図、第６図はその従来
の一例のタイムチャートである。 ■、１１・・・フィールドメモリ ２．１２・・・ＲＡＭ部 ３．１３・・・書き込み用レジスタ ４．１４・・・読み出し用レジスタ ５．１５・・・書き込みアドレスカウンタ回路６・・・
加算回路 ７・・・加算値記憶回路 １６・・・読み出しアドレスカウンタ回路１７・・・プ
リセット回路 特許出願人　　　ソニー株式会社 代理人弁理士　小池　晃（他２名） 第１図 第２図

Claims (2)

【特許請求の範囲】
1. （１）書き込みアドレス信号及び読み出しアドレス信号
   により画像データの入出力制御が行われる画像メモリに
   おいて、 上記書き込みアドレス信号に所定の値を加算した読み出
   しアドレス信号を発生させる読み出しアドレス発生回路
   を有することを特徴とする画像メモリ。
2. （２）書き込みアドレス信号及び読み出しアドレス信号
   により画像データの入出力制御が行われる画像メモリに
   おいて、 上記書き込みアドレス信号を発生させる書き込みアドレ
   スカウンタ回路へのリセット信号により所定値にプリセ
   ットされ且つ上記読み出しアドレス信号を発生させる読
   み出しアドレスカウンタ回路を有することを特徴とする
   画像メモリ。