JPH02284503A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02284503A JPH02284503A JP1106266A JP10626689A JPH02284503A JP H02284503 A JPH02284503 A JP H02284503A JP 1106266 A JP1106266 A JP 1106266A JP 10626689 A JP10626689 A JP 10626689A JP H02284503 A JPH02284503 A JP H02284503A
- Authority
- JP
- Japan
- Prior art keywords
- matching circuit
- input
- internal matching
- side internal
- strip line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/753—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between laterally-adjacent chips
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、主に超高周波数帯で動作するＧａＡｓショッ
トキー障壁電界効果トランジスタ（以下、ＧａＡｓＭＢ
ＳＦＢＴという。）に利用され、特に、′その５０Ω内
部整合回路を改善し、た半導体装置に関する。
トキー障壁電界効果トランジスタ（以下、ＧａＡｓＭＢ
ＳＦＢＴという。）に利用され、特に、′その５０Ω内
部整合回路を改善し、た半導体装置に関する。
本発明は、例えばＧａＡｓＭ８ＳＦＥＴからなる半導体
チップと、入力側および出力側内部整合回路とを備えた
半導体装置において、 前記入力側内部整合回路のストリップラインの一部が抵
抗体を介して接続されるようにすることにより、 入力側内部整合回路のＱ値を低く押え、これにより、安
定した整合状態が得られ、かつ振幅周波数特性の広帯域
化が図れるようにしたものである。
チップと、入力側および出力側内部整合回路とを備えた
半導体装置において、 前記入力側内部整合回路のストリップラインの一部が抵
抗体を介して接続されるようにすることにより、 入力側内部整合回路のＱ値を低く押え、これにより、安
定した整合状態が得られ、かつ振幅周波数特性の広帯域
化が図れるようにしたものである。
従来、ＧａＡｓＭｔＥＳＦＢＴの入出力整合回路は、第
３図にその一例を示すように、ボンディング線としての
ＡＵ線４（こよるインダクタンスおよびチ・ツブコンデ
ンサ３によるキャパシタンスによる集中定数的整合回路
と、入力側Ａｌ２Ｏ３基板１ａおよび出力側Ａｌ２Ｏ３
基板１ｂ上に設けられたマイクロストリップラインおよ
びオープンスタブ形成用のランドによる分布定数的整合
回路とから構成されていた。なお第３図において、２は
ＧａＡｓＭＥＳＦＢＴチップである。
３図にその一例を示すように、ボンディング線としての
ＡＵ線４（こよるインダクタンスおよびチ・ツブコンデ
ンサ３によるキャパシタンスによる集中定数的整合回路
と、入力側Ａｌ２Ｏ３基板１ａおよび出力側Ａｌ２Ｏ３
基板１ｂ上に設けられたマイクロストリップラインおよ
びオープンスタブ形成用のランドによる分布定数的整合
回路とから構成されていた。なお第３図において、２は
ＧａＡｓＭＥＳＦＢＴチップである。
高出力のＧａＡｓＭＢＳＦＥＴにおいては、第４図のス
ミスチャート１こ示すよう１ご、Ｇａ八へＭＥＳＦＥＴ
チップ自イ本の入力インピーダンスが非常に低く、Ａｌ
２Ｏ３等の誘電体基板上のストリップラインによる位相
回転およびオープンスタブのみで低Ｑ値を保った整合回
路を構成することが困難な場合が生じ、結果として、安
定した整合状態が得られずかつ振幅周波数特性を広帯域
化できない欠点があった。
ミスチャート１こ示すよう１ご、Ｇａ八へＭＥＳＦＥＴ
チップ自イ本の入力インピーダンスが非常に低く、Ａｌ
２Ｏ３等の誘電体基板上のストリップラインによる位相
回転およびオープンスタブのみで低Ｑ値を保った整合回
路を構成することが困難な場合が生じ、結果として、安
定した整合状態が得られずかつ振幅周波数特性を広帯域
化できない欠点があった。
本発明の目的は、前記の欠点を除去することにより、低
Ｑ値を保つ整合回路を有し、安定な整合状態が得られ、
かつ振幅周波数特性を広帯域化できるＧａＡｓＭＢＳＦ
ＥＴからなる半導体装置を提供することにある。
Ｑ値を保つ整合回路を有し、安定な整合状態が得られ、
かつ振幅周波数特性を広帯域化できるＧａＡｓＭＢＳＦ
ＥＴからなる半導体装置を提供することにある。
本発明は、半導体チップと、セラミック基板上に形成さ
れたストリップラインおよびオープンスタブ形成用の複
数のランドを含み前記半導体チップのインピーダンス整
合を行う入力側および出力側内部整合回路とを備えた半
導体装置において、前記入力側内部整合回路のストリッ
プラインの一部が抵抗体を介して接続されたことを特徴
とする。
れたストリップラインおよびオープンスタブ形成用の複
数のランドを含み前記半導体チップのインピーダンス整
合を行う入力側および出力側内部整合回路とを備えた半
導体装置において、前記入力側内部整合回路のストリッ
プラインの一部が抵抗体を介して接続されたことを特徴
とする。
入力側内部整合回路のストリップラインの一部を抵抗体
を介して接続する。
を介して接続する。
この場合、前記入力側内部整合回路のインピーダンスは
、スミスチャートの実数軸上を５０Ω側ヘシフトするた
め、ストリップラインおよびオープンスタブにて構成す
る整合回路のＱ値は低く押えられ、これにより、安定し
た整合状態を得、かつ振幅周波数特性の広帯域化を図る
ことが可能となる。
、スミスチャートの実数軸上を５０Ω側ヘシフトするた
め、ストリップラインおよびオープンスタブにて構成す
る整合回路のＱ値は低く押えられ、これにより、安定し
た整合状態を得、かつ振幅周波数特性の広帯域化を図る
ことが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）は本発明の一実施例を示す模式的斜視図で
あり、第１図ら）はその入力側内部整合回路の詳細を示
す平面図である。
あり、第１図ら）はその入力側内部整合回路の詳細を示
す平面図である。
本実施例は、半導体チップとしてのＧａＡｓＭＥＳＦＢ
Ｔチップ２と、セラミック基板としてのＡｌ２Ｏ３基板
８上に形成されたＴｉ／Ｐｄ／Ａｕからなるストリップ
ライン４およびオープンスタブ形成用の複数のランド５
を含みＧａＡｓＭＥＳＦＢＴチップ２のインピーダンス
整合を行う入力側および出力側内部整合回路１ａおよび
１ｂと、チップコンデンサ３を備えた半導体装置におい
て、 入力側内部整合回路１ａのストリップライン４の一部が
抵抗体６を介して接続されている。そして、入力側内部
整合回路１ａと、チップコンデンサ３と、ＧａＡｓＭＢ
ＳＦ８Ｔチップ２と、出力側内部整合回路１ｂとはそれ
ぞれＡｕ線７によりボンディング接続される。
Ｔチップ２と、セラミック基板としてのＡｌ２Ｏ３基板
８上に形成されたＴｉ／Ｐｄ／Ａｕからなるストリップ
ライン４およびオープンスタブ形成用の複数のランド５
を含みＧａＡｓＭＥＳＦＢＴチップ２のインピーダンス
整合を行う入力側および出力側内部整合回路１ａおよび
１ｂと、チップコンデンサ３を備えた半導体装置におい
て、 入力側内部整合回路１ａのストリップライン４の一部が
抵抗体６を介して接続されている。そして、入力側内部
整合回路１ａと、チップコンデンサ３と、ＧａＡｓＭＢ
ＳＦ８Ｔチップ２と、出力側内部整合回路１ｂとはそれ
ぞれＡｕ線７によりボンディング接続される。
本発明の特徴は、第１図（ａ）および（ｂ）において、
抵抗体６を設けたことにある。
抵抗体６を設けたことにある。
第２図は、本実施例によるインピーダンス整合特性をス
ミスチャート上に示したものである。本発明の特徴であ
る抵抗体６により、インピーダンスは、スミスチャート
の実数軸上を５０Ω側ヘシフトするため、第４図に示し
た従来例の場合に比べ、抵抗体６外側のストリップライ
ン４およびオープンスタブにて構成する整合回路のＱ値
を低く押えることが可能となる。
ミスチャート上に示したものである。本発明の特徴であ
る抵抗体６により、インピーダンスは、スミスチャート
の実数軸上を５０Ω側ヘシフトするため、第４図に示し
た従来例の場合に比べ、抵抗体６外側のストリップライ
ン４およびオープンスタブにて構成する整合回路のＱ値
を低く押えることが可能となる。
これにより、安定した整合状態が得られ、かつ、振幅周
波数特性の広帯域化を図ることができる。
波数特性の広帯域化を図ることができる。
以上説明したように、本発明は、入力側内部整合回路の
ストリップラインの一部を抵抗体を介して接続すること
により、内部整合回路のＱ値を低く押えることができる
ので、安定した整合状態が得られ、かつ振幅周波数特性
の広帯域化を図ることができる効果がある。
ストリップラインの一部を抵抗体を介して接続すること
により、内部整合回路のＱ値を低く押えることができる
ので、安定した整合状態が得られ、かつ振幅周波数特性
の広帯域化を図ることができる効果がある。
第１図（ａ）は本発明の一実施例を示す模式的斜視図。
第１図（ｂ）はその入力内部整合回路の詳細を示す平面
図。 第２図はそのインピーダンス整合特性を示すスミスチャ
ート。 第３図は従来例を示す模式的斜視図。 第４図はそのインピーダンス整合特性を示すスミスチャ
ート。 １ａ・・・入力側内部整合回路、１ｂ・・・出力側内部
整合回路、２・・・ＧａＡｓＭＢＳＰＢＴチップ、３・
・・チップコンテ′ンサ、４・・・ストリップラ′イン
、５・・・ランド、６・・・抵抗体、７・・・Ａｕ線、
訃・・Ａｌ２Ｏ３基板。
図。 第２図はそのインピーダンス整合特性を示すスミスチャ
ート。 第３図は従来例を示す模式的斜視図。 第４図はそのインピーダンス整合特性を示すスミスチャ
ート。 １ａ・・・入力側内部整合回路、１ｂ・・・出力側内部
整合回路、２・・・ＧａＡｓＭＢＳＰＢＴチップ、３・
・・チップコンテ′ンサ、４・・・ストリップラ′イン
、５・・・ランド、６・・・抵抗体、７・・・Ａｕ線、
訃・・Ａｌ２Ｏ３基板。
Claims (1)
- １．半導体チップと、セラミック基板上に形成されたス
トリップラインおよびオープンスタブ形成用の複数のラ
ンドを含み前記半導体チップのインピーダンス整合を行
う入力側および出力側内部整合回路とを備えた半導体装
置において、 前記入力側内部整合回路のストリップラインの一部が抵
抗体を介して接続された ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10626689A JP2658382B2 (ja) | 1989-04-26 | 1989-04-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10626689A JP2658382B2 (ja) | 1989-04-26 | 1989-04-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02284503A true JPH02284503A (ja) | 1990-11-21 |
| JP2658382B2 JP2658382B2 (ja) | 1997-09-30 |
Family
ID=14429286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10626689A Expired - Fee Related JP2658382B2 (ja) | 1989-04-26 | 1989-04-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658382B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04302520A (ja) * | 1991-03-29 | 1992-10-26 | Mitsui Mining & Smelting Co Ltd | 弾性表面波装置 |
-
1989
- 1989-04-26 JP JP10626689A patent/JP2658382B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04302520A (ja) * | 1991-03-29 | 1992-10-26 | Mitsui Mining & Smelting Co Ltd | 弾性表面波装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2658382B2 (ja) | 1997-09-30 |
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Legal Events
| Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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