JPH02285642A - 誘電体分離半導体デバイス及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体デバイスに関し、更に具体的には誘電体
分離半導体デバイス及びその製造方法に関する。

〔従来の技術〕

発明の背景 誘電体分離デバイス及び回路は一般的は“ＤＩＣ”によ
って表示され、長い間当業半導体技術において知られた
技術である。これらの誘電体分離半導体デバイス及び回
路は（トランジスタ、ダイオード、抵抗等の）回路部品
が絶縁物によって支持されたマトリックス内に埋め込ま
れた単結晶半導体タブ（ｔｕｂｓ）もしくは島（ｉｓｌ
ａｎｄｓ）の中に形成されているデバイス及び回路から
構成されている。

例えば、ここで、絶縁物によって支持されたマトリック
スとはポリ結晶島と単結晶島との間の誘電体ライナー（
ｄｉｅｌｅｃｔｒｉｃ　１ｉｎｅｒ）を具備したポリシ
リコンのようなポリ結晶半導体である。単結晶半導体材
料からなる各々の島は誘電体ライナーによって支持され
たマトリックス及び隣接する島から分離されている。従
って、個々の島の間には優れた電気的絶縁性能と低寄生
容量か存在している。

しかしながら、−船釣に各々の島の中にはただ１つだけ
のデバイスが配置されかつ各島の間には誘電体ライナー
と分離用ポリシリコン支持マトリックスに対するスペー
スが残されている必要があることから、このデバイスの
集積密度は比較的低いものとなっている。

典型的な誘電体分離半導体デバイス及び回路（ＤＩＣ）
の製造方法及び構造は、米国特許第３４０７４７９号、
第３４３１４６８号、第３４５７１２３号、第３４６１
００３号、第３５０８９８０号、第３８７６４８０号、
第３９０２９３６号。

第３９２９５２８号、及び第４６４９６３０号の各明細
書中において開示されている。

ＤＩＣ構造が製造されるプロセス工程は大部分の他のタ
イプの半導体デバイス及び回路に対して使用される従来
技術としてのプロセス工程よりも非常に難しい。これは
従来技術としてのデバイス形成工程が開始される以前に
絶縁分離単結晶島を有する基本的なりＩＣウェハーを得
ることに対して非常に大きな努力が払われなければなら
ないからである。更に、ＤＩＣウェハーにおいては単結
晶島が得られるもともとの基板のバルク（ｂｕｌｋ）を
除去する必要があることから、寸法的な余裕度の制御（
ｄｉｍｅｎｓｉｏｎａｌ　ｔｏｌｅｒａｎｃｅ　ｃｏｎ
ｔｒｏｌ）は非常に難しい。特に、ＤＩＣ用ウェハー全
体にわたって絶縁分離単結晶島の精密な厚さ制御を行な
うことは非常に難しい。クリティカル（ｃｒｉｔｉｃａ
ｌ）なデバイス寸法がプロセス変動に対して影響を受け
ないような改善されたＤＩＣ構造及び製造プロセスに対
する要求が継続して求められかつ長い間残された問題点
でもあった。

第１図乃至第３図は先行技術にもとづく製造プロセスの
様々な工程期間中におけるＤＩＣ（誘電体分離デバイス
及び回路）用のウェハーの一部分１０の簡単化された断
面構造図を図示している。

厚さ１３の単結晶半導体基板１２は第１の外側表面１６
内において深さ１５のキャビティー（凹み）１４を形成
のためにエツチングされる。従来技術においては、バイ
ポーラトランジスタの形成が望まれる場合、基板には通
常Ｎ−型半導体であり、新たに形成されたキャビティー
１４の表面を含む、基板１２の表面１６は埋込層と同等
の層を与えるために領域１８内においてＮ＋にドープさ
れている。誘電体２０は表面１６上に被覆及び／もしく
は成長されている。誘電体２０は典型的にはシリコン酸
化物（ｏｘｉｄｅ）、シリコン窒化物（ｎｉｔｒｉｄｅ
）、またはその混合物である。基板１２の領域２２はキ
ャビティー１４の間に残されている。点線２３′は後で
参照するために領域２２におけるキャビティー１４の底
面（ｂｏｔｔｏｍ）の大体のレベルを示している。例え
ば、多結晶（ポリ）シリコンの支持材料（ｓｕｐｐｏｒ
ｔ）　２４は厚さ２５を持って、誘電体２０の上に形成
されている。第１図に図示した構造を形成する手段及び
方法は当業技術においてよく知られている。

第２図に図示するように、基板１２はその後誘電体２０
の一部分２１がほぼ第１図の点線２３′と一致するレベ
ルにおいて再露出するまで第２の表面１１から薄層化さ
れる。その結果として単結晶基板１２の残りの領域２２
の新鮮なる露出表面２３が（点線２３のレベルにおいて
）得られる。

第２図は第１図に図示された従来技術の断面構造図を縦
方向に上下反対にして描いた図である。外部表面２３を
持つ単結晶領域２２は単結晶島を形成し、その単結晶島
中にはいかなるタイプ（性質）のデバイスでも所望のデ
バイスが形成できることになる。

第３図は第２図の構造においてバイポーラトランジスタ
を形成した構造を図示している。第３図中において、絶
縁性表面誘電体層２６、Ｐ型ベース領域２８、Ｎ＋エミ
ッタ領域３０及び金属コンタクト３２．３４及び３６を
具備している。Ｎ＋領域１８は埋め込み層及び島領域２
２の底面から表面２３に延長する埋め込み層コンタクト
として機能しており、金属層３２によって表面２３にお
いてコンタクトされている。埋め込み層としてのＮ＋層
１８とＰ型ベース領域２８との間のＮ−領域２２の部分
は、バイポーラトランジスタのコレクタ領域として機能
する。第３図に図示された構造を形成する手段及び方法
は当業技術において良く知られた技術である。

第１図乃至第３図において図示された先行技術の構造及
び製造方法に関する実質的に難しい点は、ウェハーの厚
さ１３がキャビティーの深さ１５よりも数倍も大きいこ
とから除去されるべき基板１２の部分１３Ｒもまた非常
に大きいということである。除去されるべき基板１２の
部分１３Ｒを除去する工程は“シェイピングパック（ｓ
ｈａｐｉｎｇ−ｂａｃｋ）”或いは“シェイピングアウ
ト（ｓｈａｐｉｎｇ−ｏｕｔ　）”と技術上呼ばれてお
り同じウェハーにおいてさえ、ウェハー全体にわたって
実質的なプロセス変動の影響を受けやすい。結果として
、ＤＩＣウェハーの一部分は第２図において図示される
ように完全にシェイプバック（ｓｈａｐｅ−ｂａｃｋ）
され、一方シエイピング（ｓｈａｐｉｎｇ）が更に進行
した同じＤＩＣウェハーの別の部分においては、誘電体
２０の一部分としての層２１の部分及び可能性としては
キャビティー領域１４に充填された支持材料２４の部分
も除去される可能性があり、従って（島）領域２２の材
料部分の厚さは隣接する島においてもはや（キャビティ
ー）深さ１５の層に等しくはな（むしろ実質的に減少さ
れる。従って、ウェハー間で及び個々のウェハー内にお
いても、デバイスがその中に製造されるシェイプアウト
された表面２３ａと埋め込まれたＮ＋層１８との間のＮ
−領域２２の厚さを制御することは非常に困難である。

結果として、例えばバイポーラトランジスタに関しては
、シェイプパック（ｓｈａｐｅ−ｂａｃｋ　）プロセス
を制御するために著しい努力が払われているのにもかか
わらず、コレクタの厚さにおいて実質的な変動が存在し
、その結果としてのトランジスタの性能にプロセス対応
するだけの特性変動が存在している。このようなプロセ
ス及び特性上の変動は製造歩留りを低減化し、製造コス
トを上昇させるため非常に望ましくないことである。

第４図は改善された先行技術としての製造プロセス及び
構造を図示しており、ここでは島領域２２に類似の島領
域２２′は完全にＮ＋になされている。第２図に類似の
断面形状へのシェイプバック（ｓｈａｐｅ−ｂａｃｋ）
プロセスに引き続いて、表面２３ａには厚さ４１のＮ−
半導体層４０が形成される。

Ｎ−半導体層４０の一部分４２は単結晶の島領域２２′
上にエピタキシャルに形成されしかもこれもまた単結晶
となる。誘電体領域２１と接触するＮ−半導体層４０の
一部分４３及び／或いはもしも誘電体領域２１が部分的
に延長したシエイプアウト（ｓｈａｐｅ−ｏｕｔ　）工
程によって局所的に除去されるならば支持材料２４は非
単結晶となる。即ち、例えばポリ結晶もしくはアモルフ
ァスとなる。

ジヨイント部分（Ｊｏｉｎｔ）　４６がＮ−半導体層の
一部分４３と４２との間には存在する。第４図の構造上
の利点はエピタキシャルＮ−半導体層４０の厚さ４１は
シェイプアウト（ｓｈａｐｅ−ｏｕｔ　）プロセスにお
ける変動によって影響を受けず、従って、より注意深（
特性制御された性能のトランジスタが得られるというこ
とである。Ｐ型ベース領域２８、Ｎ＋エミッタ領域３０
及び金属コンタクト３２．３４及び３６を含むバイポー
ラトランジスタが第４図において図示されている。Ｎ＋
にドープされた島領域２２′はデバイスに対する埋込層
として働く。第４図の構造を形成するためのプロセス工
程は当業技術においてよく知られている。

第４図の製造プロセス工程及び構造に関する困難性は以
下に示す通りである。即ち、埋め込み層島領域２２′か
らエピタキシャルＮ−半導体層（の一部分）４２の外部
表面４５までエピタキシャルＮ−半導体層４０の一部分
４２を通過して延長するＮ＋コレクタコンタクト領域４
４を形成するためには比較的深い拡散或いは他のドーピ
ング工程が一般的に実行されなけらばならないという点
である。別の困難性は単結晶Ｎ−半導体層の一部分４２
とポリ結晶化されたＮ−半導体層の一部分４３との間の
ジヨイント部分（ｊｏｉｎｔ）　４６は時々粗雑に形成
された表面処理工程のために、その上を延長する相互接
続配線とのインタフェースを実行する場合に時々困難性
を伴うという点である。従って、第４図に関連して記載
されたプロセス工程は２″、”１図乃至第３図において
図示説明された先行技術と比べてはるかに改善された性
能及び製造上の均一性を有する構造を提供するとしても
、さらに改善されることが望ましい。

〔発明が解決しようとする課題〕

従って、本発明の目的の１つはプロセス変動に対して影
響を受けないＤＩＣ（誘電体分離半導体デバイス及び回
路）構造用の改善された構成及びプロセスを有する誘電
体分離半導体デバイス及びその製造方法を提供すること
である。

本発明の更に別の目的の１つは埋込層及び埋込層コンタ
クトと、よく制御された厚さを有するエピタキシャル領
域が、たとえ島の厚さが実質的に変化したとしても、選
択された島領域内に供給される、ＤＩＣ構造用の改善さ
れた構成及び工程を有する誘電体分離半導体デバイス及
びその製造方法を提供することである。

〔課題を解決するための手段〕

上記及び他の目的、及び利点は望ましい実施例において
、以下の構成からなる方法によって形成された構造によ
って得られる。即ち第１の所定の導電率でかつ導電型で
第１及び第２の主表面を有する単結晶半導体を具え、第
１の主表面内に凹み領域（ｒｅｃｅｓｓ）を具え、第１
の主表面上に誘電体層を具え、第１の主表面を支持する
材料を具え、第２の主表面から単結晶半導体の第１の部
分を除去して誘電体層の位置部分及び／或いは支持する
材料及び単結晶半導体の第２の部分を露出し、単結晶半
導体の第２の部分の一部分を除去し、及び除去された部
分を第１の導電率とは異なる第２の導電率でかつ少なく
とも誘電体層の露出された部分に対して延長（拡張）し
ている外部表面を具備する更に単結晶半導体装置換する
ことを含む方法により形成される構造によって達成され
る。

単結晶半導体をサポート支持するためには多結晶半導体
材料を用いること及び除去された半導体部分をエピタキ
シャル成長によって置換することが望ましい。例えば、
バイポーラトランジスタにおける例のように、もともと
の単結晶半導体材料が部分的に、埋込層の及び埋込層コ
ンタクトとして機能する場所においては、（前述の）更
なる半導体材料はもともとの半導体材料と同じ導電型で
かつ低い導電率を有するものであることが望ましい。

好ましい実施例における第２の除去工程は単結晶半導体
の第２の部分内の内部表面を露出し、除去された部分を
置換する工程は更に半導体の層を形成する工程を含み、
この半導体の層は誘電体層及び／またはサポート支持材
料の露出された部分上の実質的に非単結晶であり、また
、実質的に露出された内部表面上の単結晶であり、しか
も次に非単結晶部分を除去する工程をも含んでいる。非
単結晶部分は好都合にも少なくとも一部分を研磨によっ
て除去されさらにっぎの単結晶半導体の外部表面は平坦
（面）化にされている。

ここでは単数形か複数形で使用される゛ように、“導電
率”（“ｃｏｎｄｕｃｔｉｖｉｔｙ”）の用語は材料の
特定のコンダクタンスを参照する用語であり典型的には
Ω−Ｃｍの逆数で表わされる。“型”（“ｔｙｐｅ”）
という用語は予め主要なる導電性メカニズム（機構）に
関する用語であって、即ち、主として正孔電導（Ｐ−型
）、電子電導（Ｎ−型）、或いは両極性電導（イントリ
ンシックもしくはＩ型）を参照するための用語である本
発明の様々なる特徴は添付図面及び以下の説明により十
分に理解されるであろう。

〔概　要〕

高周波数バイポーラトランジスタに特に適する改良され
た誘電体分離半導体構造が（例えばＮ＋型）単結晶半導
体ウェハー内にリセス（凹み領域：　ｒｅｃｅｓｓ）を
エツチングし、サポート支持を提供するために誘電体及
び厚い多結晶半導体層でコーテング（被覆）し、またも
ともとの（オリジナルの）リセス（ｒｅｃｅｓｓ）の間
に配置された誘電体分離Ｎ＋島を露出するためのバック
ラッピング（背面ラッピング工程）することによって製
造される。

より低濃度にドープされた（例えばＮ−）半導体で充填
されたＮ＋島内にくぼ地がエツチングされる。その後そ
の構造は（例えば、ラッピング及びエツチングによって
）平坦（面）化され、まわりのＮ＋外周及びよく制御さ
れた厚さを有するＮ中央エピタキシャル領域（ｃｅｎｔ
ｒａｌ　ｅｐｉ　ｒｅｇｉｏｎ）及びデバイス形成に適
する平滑化された外部表面を持つ、絶縁分離単結晶島が
得られる。優れた特性を有するバイポーラトランジスタ
は中央領域（ｃｅｎｔｒａｌ　ｒｅｇｉｏｎ）内に入れ
千秋に重ね入れられた（ｎｅｓｔｅｄ）ベース及びエミ
ッタを提供することによって形成されている。まわりの
Ｎ＋外周は埋込層（５８）及び埋込層コンタクトを自動
的に提供している。

〔実施例） 図面の説明及び理解の便利のために、例えば他結晶半導
体を含むと説明される領域は点彩され（ＳＮｐｐｌｅｄ
）、例えば誘電体を含むと説明される領域は斜線を引か
れ（ｈａｔｃｈｅｄ）　、単結晶半導体または金属を含
むと説明される領域は透明（空白）　（ｃｌｅａｒ）で
ある。このような申し合せは単に説明の便宜のためであ
って、これらの特定の実施例に対して種々の領域を限定
する意図ではない。

また説明の便宜のために、先行技術及び本発明は、シリ
コン半導体を用いてＮＰＮバイポーラトランジスタを形
成するのに適合する特定の導電型に対して図示説明され
ている。これは単に理解を容易のするためであって、図
示説明された特定の実施例に対して本発明を限定するこ
とは意図されていない。

当業技術者には本発明の説明に基づいて他の材料、導電
率、導電型のデバイス及び構成もまた使用できるという
ことは容易に理解できるであろう。

前記及び他の問題点は第５図乃至第１１図において図示
された本発明の方法及び構造によって克服されている。

第５図乃至第１１図は第１図乃至第４図に類似のＤＩＣ
（誘電体分離半導体デバイス及び回路用）ウェハー５０
の部分的な簡単化された断面構造図であるが、本発明の
望ましい実施例にもとづく様々な製造工程におけるプロ
セス断面構造に対応している。第５図乃至第１１図に図
示される構造を形成するのに使用される各工程は、当業
技術において技術的に既知であり、第１図乃至第４図の
構造の形成に使用される個々の工程に類似である。しか
しながら、それらの工程は異なる順序でおこなわれ、結
果として異なった構造が生ずる。

スタート基板１２には厚さ１３にそって全体的に完全に
単結晶で高濃度にドープされ（例えばＮ”）でいてもよ
いし、或いは単に単結晶で高濃度にドープされた厚さ１
５の表面領域を持つものであってもよい。いづれの構成
であっても充分であろう。

なぜなれば、基板１２の点線２３′以下の約厚さ１３Ｒ
の材料部分はプロセス中に除去されるからである。通常
、厚さ１３は８００−９００μｍのオーダーであり、一
方厚さ１５は通常５０−６０μｍの範囲内であり、６０
μｍの値が典型的である。必要なプロセス工程に耐える
うるだけの充分な機械的強度をその厚さ１３が基板１２
に対して与える限りにおいて、その基板１２の直径に依
存してより大きいか或いは小さい値の厚さ１３か使用さ
れる。深さ１５の適切なる値は島領域２２′の中に及び
／或いは上に製造されるべきデバイスのタイプ（型）に
依存している。当業技術者達は厚さ１３及び深さ１５の
適切なる値を選択するための方法を理解できるであろう
。

基板にはエツチングされまたは他の処理を施されて面１
６内に深さ１５のキャビティー１４が形２０の一部分、
誘電体領域）２１を具備する誘電体層２０によって被覆
されている。キャビティー（凹み領域）１４の間に横方
向に配置されかつ、点線２３′及び基板１２の表面１６
の間に垂直に横たわる島領域２２′は、その中に及び／
或いはその上に所望のデバイスが最終的には形成される
であろう。点線２３′は将来の参照としてはキャビティ
ー１４の底面の近似的なレベルとシェイプアウト（５ｈ
ａｐｅ−ｏｕｔ）プロセスに引き続いて露出されるであ
ろう表面２３（第６図を参照）の近似的な位置を示して
いる。厚み１３Ｒは表面２３を露出するために除去され
るべき基板１２の材料の大体の量を図示している。第５
図及び第６図において図示される構造を形成するための
手段及び方法は技術的によく知られている。第６図乃至
第１１図は技術的な習慣として、第５図に対して上下反
転して図示されている。

例えば技術的によく知られている機械的（メカニカル）
ラッピング及び／或いは化学反応による機械的な（ｃｈ
ｅｍｏ−ｍｅｃｈａｎｉｃａｌ）研磨技術によって第１
図の構造は近似的に表面２３；の近くまでシエイプーバ
ック（ｓｈａｐｅ−ｂａｃｋ）された後、島領域２２′
の上に配置された開口部５４を有するマスク５２が適用
される（第６図を参照）。その後、島領域２２′のキャ
ビティ一部分５５は島領域２２′内の新たに露出される
面５６を示す点線５６′によって図示されるように深さ
５７まで除去される　（第７図を参照）。マスク５２は
面５６を露出するため島領域２２′の部分５５の除去用
としてのエッチャント或いは他の手段に対して抵抗性の
ある材料であればいかなる材料で形成されていてもよい
。

マスク５２は有機材料或いは無機材料であってもよくし
かも適切なる材料が技術的によく知られている。島領域
２２′内にキャビティーあるいは凹み部分５５をエツチ
ングするための手段は技術的によく知られている。第７
図において図示されるように、Ｎ＋部分５８は底面上に
残留し、またＮ“部分５９はキャビティー（凹み）部分
５５内の島領域２２′の側面上に誘電体（層）２０と接
触して残留している。

さて第８図を参照すると、厚さ６１の半導体材料の層６
０は表面２３ａ及び５６ａ上に形成されている。厚さ６
１は深さ５７に等しいか或いは大きいため領域（Ｎ＋部
分）５８．５９上の層６０の部分６２の表面６５は、第
８図において表示されるように点線２３′を超越してお
り、即ちキャビティー（凹み）部分５５が形成された後
の、広い最も外側面（ｆｕｒｔｈｅｓｔ　ｅｘｔｅｎｄ
ｉｎｇ　ｏｕｔｅｒｍｏｓｔ　５ｕｒｆａｃｅ）の近似
的なレベルをも超過している。第８図においてこれは誘
電体領域２１の最も外側面に近似的に対応している。し
かしながら、当業技術者達は初期のシェイプーアウト（
ｓｈａｐｅ−。

ｕｔ）の期間中に誘電体領域２１のいくらかまたは全部
が除去され、点線２３′が支持材料（ｓｕｐｐｏｒｔ）
２４のキャビティー領域１４の露出部分まで延長するこ
ともあると理解できるであろう。

後続のプロセスにおいてバイポーラトランジスタの形成
が望まれる所、即ち層６０は島領域２２′の形成に使用
された基板１２の単結晶材料と同じ導電型を有すること
が望ましくしかもより低い濃度にドープされることも望
ましい。即ち例えばより低い導電型としてのＮ−を有す
ることが望ましい。層６０はエピタキシャル堆積（成長
）によって形成されることが好ましい。そこでＮ＋部分
（領域）５８及び５９上の層６０の部分６２は単結晶で
あり、一方誘電体領域２１（または、誘電体領域２１が
部分的にまたは完全にシェイプアウト工程の期間中に除
去されている場合には、キャビティ領域１４の支持材料
２４上）に形成される部分６３は単結晶である必要はな
く多結晶かまたはアモルファスであってもよい。ジヨイ
ント部分（ｊｏｉｎｔ）６６は部分６２と６３の間に存
在する。部分６２は単結晶で部分６３は非単結晶である
ように層６０を形成する手段は技術的によく知られてい
る。

第８図の構造はそこで技術的によく知られている手段を
用いて再びシェイプバック（ｓｈａｐｅ−ｂａｃｋ）さ
れ、その結果として外部表面６７が実質的に平坦化され
ている第９図の構造が形成される。近似的な厚さ５７の
Ｎ−単結晶（島）領域６２′は、今やＮ＋領領域部分）
５８及び５９の中に留まっている。第１Ｏ図は単結晶島
領域６２′、及びＮ＋（領域）部分５８及び５９の中に
形成されたバイポーラトランジスタの実施例を図示して
おり、しかも絶縁性表面誘電体層２６、Ｐ型ベース領域
２８、Ｎ＋エミッタ領域３０及び金属コンタクト３２．
３４及び３６を以前と同様に含んでいる。このようなバ
イポーチトランジスタを形成するための手段は技術的に
よく知られている。

第１１図は実質的に第１０図において図示された構造と
同じ構造を示しているが以下の点で状況が異なっている
。即ち、例えば、第１のシエイプアウト（ｓｈａｐｅ−
ｏｕｔ　）工程が完全に誘電体領域２１を通り抜けて延
長し、第６図のマスク５２が直接的にＮ−単結晶（島）
領域６２′とＮ＋（領域）部分５８及び５９との間の支
持材料２４で充填されたキャビティー（凹み）部分１４
上に配置されている点が第１０図の構造と異なっている
。このような状況においてはマスク５２としてはエツチ
ングマスクとしてはもちろんのこと、ラップストップ（
１ａｐ　５ｔｏｐ）としても動作可能な硬質材料をマス
ク５２に使用することが望ましい。マスク５２は第８図
における層６０の形成工程期間中にその場所に残されて
いてもよい。その後マスク５２は第９図に関連した前述
の第２のシェイプアウト（ｓｈａｐｅ＝。

ｕｔ）工程の期間中においてラップストップとして動作
可能である。−変車結晶（島）領域６２′及びＮ＋（領
域）部分５８及び５９が平坦化されたならば、以前の通
りの所望のデバイスが形成され、結果として、第１１図
に図示される構造となる。

第５図乃至第１１図の製造方法によって形成される構造
の利点は以下の通りである。即ち、（ｉ）先行技術とし
てのＮ＋層領域１８（第１図乃至第３図を参照）を形成
するために必要とされる追加のドーピング工程や、先行
技術としてのＮ＋コレクタコンタクト領域４４（第４図
を参照）を形成するために必要とされる追加のドーピン
グ工程を実行する必要なく、埋込コレクタ及び埋込コレ
クタコンタクトとして働くようにＮ＋領領域部分）５８
及び５９が供給されている点、及び（ｉｉ）部分（領域
）６２’（例えば、バイポーラトランジスタのコレクタ
領域）の厚さは第６図の構造を形成するための第１のシ
ェイプアウト工程における変動に依存せず、しかも （ｉｎ）第１のシェイプアウト（ｓｈａｐｅ−ｏｕｔ　
）工程における変動によって発生する分離島の厚さ変動
は高濃度にドープされたＮ＋領域５８及び５９の厚さ変
動によって適合されているために、Ｎ＋領域５８及び５
９に対して成る最小の厚さが供給されている限りにおい
て最終の仕上りデバイスの特性上には前記の変動はほと
んど影響を与えていない。

第１のシェイプアウト（ｓｈａｐｅ−ｏｕｔ）工程には
単結晶半導体基板１２から最も大きな量の部分（の厚み
）１３Ｒを除去する工程が含まれている。即ち、例えば
典型的には８００〜９００μｍの厚さのウェハーから７
４０〜８４０μｍの部分を除去する工程であり、これは
最も難しいプロセス工程である。Ｎ−単結晶（島）領域
領域６２′の最終的な厚さにおける変動は以下の工程に
依存している。即ち、（ａ）（キャビティー）凹み部分
５５をエツチングするための第７図の工程、及び（ｂ）
第８図及び第９図において図示された第２のシェイプア
ウト（ｓｈａｐｅ−ｏｕｔ）工程である。

キャビティー凹み部分５５をエツチング゛する工程は非
常に小さい深さのばらつき（変動、分散、ｄｉｓｐｅｒ
ｓｉｏｎ）を得るためには注意深く制御される必要があ
る。なぜならば、凹み部分の深さそれ自体は比較的小さ
く　（即ち、典型的には４〜１０μｍ或いはそれ以下で
あり）機械的な摩耗（ａｂｒａｓｉ。

ｎ）を除去するためには選択的な化学エツチングか用い
られるとよいからである。単結晶半導体の選択的な化学
エツチング技術は同等の環境下における機械的摩耗（ａ
ｂｒａｓ　ｉｏｎ　）或いはラッピング（ｌａｐｐｉｎ
ｇ）技術よりも、非常に精密なエツチング精度の要求さ
れる工程に適した特別に良く制御されたプロセス技術を
与えている。

第２のシェイプアウト（ｓｈａｐｅ−ｏｕｔ）工程の精
度は（半導体材料の）層６０の厚さに依存しており、ま
たその厚さは比較的小さくキャビティー（凹み）領域５
５の深さに等しいか、または、僅かに大きい。従って、
第２のシェイプアウト工程の後に残されるＮ−単結晶（
島）領域６２′の厚さは第１図乃至第３図に示された先
行技術の構造及びプロセスにおけるよりも、はるかに充
分に注意深く制御される必要がある。当業技術者達にと
っては充分に理解できるであろうように、誘電体層２０
の一部分の領域２１はラップストップ（ｌａｐ　５ｔｏ
ｐ）として働く。従って、第１及び第２のシャイブアウ
ト（ｓｈａｐｅ−ｏｕｔ）工程の期間中に厚さ制御を達
成するための手段を与えているということである。（半
導体材料の）層６０から除去される材料の量は非常に少
なく、従って、第２のシェイプアウトプロセスの期間中
のラップストップ（ｌａｐ　５ｔｏｐ）上の摩耗も少な
く、しかもラップストップを損傷する可能性も少ないこ
とから、これは第２のシェイプアウト工程中においても
それに比例してより有効となる。

本発明のプロセス工程の更に別の利点は以下の点である
。即ち誘電体領域２１が第１のシェイプアウト（ｓｈａ
ｐｅ−ｏｕｔ）工程の期間中に損傷または除去されたと
しても第１１図（例えばマスク（層）５２を参照）に関
連して図示されたように第２のシェイプアウト工程中に
これは置換可能であり、かつ利用可能な状態に作成でき
るという点である。

従って、前述の議論から明らかなように、プロセス変動
に対してほとんど影響をうけないＤＩＣ（誘電体分離半
導体及び回路）構造のための改善された構造及びプロセ
ス工程が提供された。この構造では埋込層及び埋込層コ
ンタクトはエピタキシャル領域（例えば、コレクタ領域
）が形成される半導体島の厚さにおける大きな変動がた
とえ存在したとしてもよく制御された厚さを有するエピ
タキシャル領域（例えばコレクタ領域）と同時に自動的
に形成できるという特徴がある。更に、エピタキシャル
成長層とポリシリコン層との間のジヨイント部分（例え
ば、第４図におけるインタフェース４６）に関連して発
生する表面の不規則性（凹凸）も除去される。

当業技術者は上記の本発明に関する記載に基づいて以下
の点が充分に理解できるであろう。即ち、本発明の精神
を逸脱することなしに、本発明の構造及び実施には数多
くの変更、修正等が容易に実行されうるであろうという
点である。例えば、しかし限定を加えることを意図する
ものではないが、ＮＰＮバイポーラトランジスタの手段
によって実施例としての構造及びプロセス工程が記載さ
れているが、当業技術者達にとっては本発明の製造方法
及びＮとＰ領域の他の組合せ（ＮとＰの導電型を逆にし
た組み合わせ）の使用によって数多くの他の型（タイプ
）のデバイス及び部品が形成できるということは容易に
理解できるであろう。さらに、シリコンが単結晶半導体
領域として好ましい材料の例として述べられているが、
当業技術者達には例えば、ゲルマニウム及び／またはゲ
ルマニウム−シリコン混晶及び／またはＩＶ−Ｖ族及び
他の化合物半導体材料もまた使用可能であることは容易
に理解できるであろう。従って、前記特許請求の範囲に
はこれらの変化分も含まれることか意図されている。

【図面の簡単な説明】

第１図乃至第４図は先行技術による製造プロセスの種々
な工程におけるＤＩＣ（誘電体分離半導体デバイス及び
回路）用の半導体ウェハーの１部分の簡単化された断面
構造図であり、 第５乃至第１１図は本発明による製造プロセスの種々な
工程におけるＤＩＣ半導体ウェハーの断面構造図である
。 ０・・・先行技術のＤＩＣウェハーの一部分、１・・・
第２の表面、 ２・・・単結晶半導体基板、 ３・・・（１２の）厚さ、 ３Ｒ・・・除去されるべき基板１２の部分、（の厚み）
、４．５５・・・キャビティ（領域）（凹み）（部分）
、５・・・（キャビティ）深さ、 ６・・・１２の表面、 ８・・・Ｎ＋層（領域）、 ０・・・誘電体（層）、 ■・・・誘電体２０の一部分（誘電体領域）、２２２′
・・・（島）領域、 ３．５６．６５・・・表面、 ３’、５６’・・・点線、 ４・・・支持材料（ｓｕｐｐｏｒｔ）、５・・・支持材
料の厚さ、 ６・・・絶縁性表面誘電体層、 ８・・・Ｐ型ベース領域、 ０・・・Ｎ＋エミッタ領域、 ２．３４．３６・・・金属コンタクト、０・・・Ｎ−半
導体層、 ■・・・（４０の）厚さ、 ２・・・Ｎ−半導体層の一部分、 ３・・・（ポリ結晶化もしくはアモルファス化されうる
）Ｎ−半導体層の一部分、 ４・・・Ｎ＋コレクタコンタクト領域、５・・・４２の
外部表面、 ６．６６　・・・ジヨイント部分（ｊｏｉｎｔ）、２・
・・マスク、 ４・・・開口部、 ７・・・深さ（厚さ）、 ８．５９・・・Ｎ”　　（領域）部分、０・・・（半導
体材料の）層、 １・・・厚さ、 ２．６３・・・部分、 ２′・・・Ｎ−単結晶（島）領域、 ７．６７’・・・外部表面

Claims (4)

【特許請求の範囲】
1. （１）第１の導電型で第１及び第２の主表面を有する高
   濃度にドープされた単結晶半導体を形成する工程と、 第１の表面内に凹みを形成する工程と、 第１の表面を支持する材料を形成する工程と、第２の表
   面から単結晶半導体の第１の部分を除去して支持材料の
   一部分と単結晶半導体の第２の部分とを露出する工程と
   、 単結晶半導体の第２の部分内において、単結晶半導体の
   第３の部分を除去しその場所において半導体材料と接触
   する実質的に均一にドープされた単結晶半導体残留領域
   を有する工程と、及び、除去された第２の部分を、第１
   の導電型で支持材料の露出された部分へつき出した、或
   いはその部分を越える外方向表面を具備する、更に高濃
   度にはドープされていない単結晶半導体で置換する工程
   とからなる誘電体分離半導体デバイスの製造方法。
2. （２）第１の導電型で第１の表面へつき出している高濃
   度にドープされた単結晶半導体領域と第２の反対表面を
   具備する基板を形成する工程と、高濃度にドープされた
   単結晶半導体領域内において、第１の表面から１つもし
   くはそれ以上の空間的に離隔した凹みを形成する工程と
   、 第１の表面及び凹みと接触する絶縁性支持領域を形成す
   る工程と、 第２の表面から材料を除去して、凹み内における絶縁性
   支持領域の部分を露出しかつ凹み間に高濃度にドープさ
   れた単結晶半導体領域の部分を露出する工程と、 凹み間の高濃度にドープされた単結晶半導体領域露出部
   分から材料を除去しその中に凹みを形成し、かつ凹みの
   側壁と底面との間を残しかつ高濃度にドープされた単結
   晶半導体領域の均質部分を残す絶縁性支持領域を残す工
   程と、及び 同じ導電型で更に高濃度にはドープされていない単結晶
   半導体で、少なくとも凹み部分を充填する工程とからな
   る誘電体分離半導体デバイスの製造方法。
3. （３）所定の第１の横方向寸法と第１の深さを有し、第
   １の導電型の全体を高濃度にドープされた単結晶半導体
   からなる、誘電体絶縁分離された島領域を具える半導体
   基板を形成する工程と、 島領域内に第２の所定の横方向寸法と第２の深さとを有
   する凹みを形成し、第１及び第２の横方向寸法の間の差
   及び第１及び第２の深さの間の差に等しい厚さを有する
   全体が高濃度にドープされた単結晶半導体からなる絶縁
   分離された島の乱されていない残留部分を残す工程と、 同一導電型で残留部分よりも高濃度にはドープされてい
   ない更に別の単結晶半導体で凹み部分を実質的に充填す
   る工程と、及び、 更なる単結晶半導体内にバイポーラトランジスタを形成
   し、絶縁分離された島の残留部分にはコレクタコンタク
   トを形成する工程とからなる誘電体分離半導体デバイス
   の製造方法。
4. （４）絶縁領域によって基板の残留部分から絶縁分離さ
   れ、基板の主表面まで延長する少なくとも１つの半導体
   島を有する基板からなる誘電体分離半導体デバイスであ
   って、前記島は絶縁領域と接触し第１の導電型でかつ主
   表面まで延長して一様に高濃度にドープされＵ字型のコ
   レクタコンタクト領域を具え、かつ前記Ｕ字型の領域内
   では第１の導電型で主表面まで延長する、前記コレクタ
   コンタクト領域よりは低くドープされたコレクタ領域を
   具え、かつ前記コレクタ領域内には第２の反対導電型の
   ベース領域を具え、かつ前記ベース領域内には第１の導
   電型のエミッタ領域を具え、かつ前記主表面上には前記
   コレクタコンタクト領域、前記ベース領域及び前記エミ
   ッタ領域に対する導電性コンタクトを具えることを特徴
   とする誘電体分離半導体デバイス。