JPH02285804A - ディジタル自動利得制御装置 - Google Patents
ディジタル自動利得制御装置Info
- Publication number
- JPH02285804A JPH02285804A JP1108828A JP10882889A JPH02285804A JP H02285804 A JPH02285804 A JP H02285804A JP 1108828 A JP1108828 A JP 1108828A JP 10882889 A JP10882889 A JP 10882889A JP H02285804 A JPH02285804 A JP H02285804A
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- JP
- Japan
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- circuit
- output
- amplitude
- level
- multiplier
- Prior art date
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- Granted
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- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＶＴＲ（ビデオテープレコーダ）等で、色信
号のレベルを一定に保つために用いられるＡＣＣ（自動
利得制御装置プｌ）のごとき自動利得制御装置に関する
ものである。
号のレベルを一定に保つために用いられるＡＣＣ（自動
利得制御装置プｌ）のごとき自動利得制御装置に関する
ものである。
従来の技術
従来から入力信号のレベルを一定に保つために自動利得
制御装置が用いられていた。以下、図面を用いて従来の
自動利得制御装置について説明する。
制御装置が用いられていた。以下、図面を用いて従来の
自動利得制御装置について説明する。
第２図は従来例の構成を示したブロック図である。入力
端子１０から入力された信号は乗算器１１で利得が制御
され、出力端子１６に出力される。
端子１０から入力された信号は乗算器１１で利得が制御
され、出力端子１６に出力される。
また、乗算器１１の出力はレベル検出回路１５へ送られ
レベルが検出される。検出されたレベルは比較回路１４
で入力端子１８から入力される基準レベルと比較され、
その基準レベルとの誤差は口−バスフィルタ１７で積分
されて係数回路１３で一定の係数が乗じられ、乗算器１
１に帰還される。
レベルが検出される。検出されたレベルは比較回路１４
で入力端子１８から入力される基準レベルと比較され、
その基準レベルとの誤差は口−バスフィルタ１７で積分
されて係数回路１３で一定の係数が乗じられ、乗算器１
１に帰還される。
その結果、出力端子１６に出力される信号のレベルは基
準レベルと等しくなる。このような帰還ループを用いた
制御系では、入力のレベルがステップ状に変化したとき
出力のレベルが一定になるまでには時間がかかる。その
応答の様子を第３図を用いて説明する。
準レベルと等しくなる。このような帰還ループを用いた
制御系では、入力のレベルがステップ状に変化したとき
出力のレベルが一定になるまでには時間がかかる。その
応答の様子を第３図を用いて説明する。
第３図でａは入力端子１０への入力信号、ｂは出力端子
１６からの出力信号の例を示している。
１６からの出力信号の例を示している。
横軸は時間、縦軸はレベルである。入力がａに示すよう
に時刻ｔ１でステップ状に変化すると、出力はｂに示す
ように−Ｈレベルが上がった後先のレベルに戻り、出力
レベルが一定に保たれる。
に時刻ｔ１でステップ状に変化すると、出力はｂに示す
ように−Ｈレベルが上がった後先のレベルに戻り、出力
レベルが一定に保たれる。
発明が解決しようとする課題
しかしながら上記の構成では第３図すから判るように、
出力振幅は最終的に落ちつくレベルＬ１より大きいレベ
ルＬ２まで一旦大きくなる。従ってディジタル信号処理
で従来と同じ制御ループを構成すると、信号のダイナミ
ックレンジはＬｌで十分であるのに、演算のためにダイ
ナミックレンジをＬ２必要とし、ビット数が余計に必要
になって回路規模が大きくなるという欠点があった。
出力振幅は最終的に落ちつくレベルＬ１より大きいレベ
ルＬ２まで一旦大きくなる。従ってディジタル信号処理
で従来と同じ制御ループを構成すると、信号のダイナミ
ックレンジはＬｌで十分であるのに、演算のためにダイ
ナミックレンジをＬ２必要とし、ビット数が余計に必要
になって回路規模が大きくなるという欠点があった。
課題を解決するための手段
上記問題点を解決するため本発明のディジタル自動利得
制御装置は、 入力信号をＡ／Ｄ変換するＡ／Ｄ変換器と、前記Ａ／Ｄ
変換器でＡ／Ｄ変換されたデータの振幅を制御する乗算
器と、 前記乗算器の出力データの振幅が一定の値以上になった
ときは振幅を制限すると共に、振幅制限のなされたこと
を示す判定信号も出力するリミッタ回路と、 前記リミッタ回路の出力信号の振幅を検出するレベル検
出回路と、 前記レベル検出回路の出力の値と基準レベルとを比較す
る比較回路と、 前記比較回路の１１１力を係数倍し、その係数は前記リ
ミッタ回路の判定信号を受けて前記リミッタが振幅制限
を行なったときは大きい値に切り替わる係数回路とを具
備し、前記係数回路の出力で前記乗算器を制御するよう
に構成されるものである。
制御装置は、 入力信号をＡ／Ｄ変換するＡ／Ｄ変換器と、前記Ａ／Ｄ
変換器でＡ／Ｄ変換されたデータの振幅を制御する乗算
器と、 前記乗算器の出力データの振幅が一定の値以上になった
ときは振幅を制限すると共に、振幅制限のなされたこと
を示す判定信号も出力するリミッタ回路と、 前記リミッタ回路の出力信号の振幅を検出するレベル検
出回路と、 前記レベル検出回路の出力の値と基準レベルとを比較す
る比較回路と、 前記比較回路の１１１力を係数倍し、その係数は前記リ
ミッタ回路の判定信号を受けて前記リミッタが振幅制限
を行なったときは大きい値に切り替わる係数回路とを具
備し、前記係数回路の出力で前記乗算器を制御するよう
に構成されるものである。
作用
本発明は上記の構成により、リミッタ回路を用いて振幅
を制限し、出力のダイナミックレンジを小さくして回路
規模を縮小すると共に、応答時間も改善できるものであ
る。
を制限し、出力のダイナミックレンジを小さくして回路
規模を縮小すると共に、応答時間も改善できるものであ
る。
実施例
以下、本発明の実施例について第１図を参照しながら説
明する。第１図は本発明の実施例の構°成を示したブロ
ック図である。
明する。第１図は本発明の実施例の構°成を示したブロ
ック図である。
入力端子２０から入力された信号はＡ／Ｄ変換器１でデ
ィジタル信号に変換され、乗算器２で振幅が制御される
。乗算器２の出力はリミッタ回路３で入力の振幅が制限
され、出力端子２１に出力される。リミッタ回路３は入
力のレベルが一定値以上になったときは振幅を制限する
と同時に可変係数回路４の係数を切り替える。可変係数
回路４は異なる係数を持つ係数回路６と７、スイッチ５
から構成されており、係数回路６と７をスイッチ５で切
り替えることにより係数を変化させる。−方、リミッタ
回路３の出力はレベル検出回路９でレベルが検出され、
比較回路８で入力端子２２から入力された基準レベルと
比較され、その誤差がローパスフィルタ２３で積分され
て可変係数回路４へ送られる。可変係数回路４の出力は
乗算器２へ帰還される。その結果、出力端子２１のレベ
ルは基準レベルと同じレベルになるように制御される。
ィジタル信号に変換され、乗算器２で振幅が制御される
。乗算器２の出力はリミッタ回路３で入力の振幅が制限
され、出力端子２１に出力される。リミッタ回路３は入
力のレベルが一定値以上になったときは振幅を制限する
と同時に可変係数回路４の係数を切り替える。可変係数
回路４は異なる係数を持つ係数回路６と７、スイッチ５
から構成されており、係数回路６と７をスイッチ５で切
り替えることにより係数を変化させる。−方、リミッタ
回路３の出力はレベル検出回路９でレベルが検出され、
比較回路８で入力端子２２から入力された基準レベルと
比較され、その誤差がローパスフィルタ２３で積分され
て可変係数回路４へ送られる。可変係数回路４の出力は
乗算器２へ帰還される。その結果、出力端子２１のレベ
ルは基準レベルと同じレベルになるように制御される。
以上の動作を第３図を用いてさらに詳しく説明する。入
力端子２０への入力信号が従来例のときと同様に第３図
ａに示す変化をする場合、リミッタ回路３が無いとする
と、その出力は従来例と同じ応答をする。しかしながら
リミッタ回路３は出力のダイナミックレンジを抑えるた
め、例えばレベルをＬ３に制限するとすれば、その出力
は第３図Ｃに示すようになる。この場合リミッタが無け
れば従来例と同様に第３図すの応答をするところを振幅
がリミッタ回路３で制限されているため比較回路８の出
力である基準レベルとの誤差は従来例に比べ少なくなる
。つまり振幅を制限することでダイナミックレンジは小
さく保たれるが、帰還される誤差信号が小さくなり、そ
の結果応答時間は長くなる。第３図すの従来例では時刻
ｔ３で応答が整定していたのに対し、そのままでは第３
図Ｃに示すように時刻ｔ２までかかる。そこでリミッタ
回路３で振幅が制限されたときは可変係数回路４の係数
を大きい方に切り替えてループゲインを大きくする。そ
の結果、リミッタ回路３の出力は第３図ｄに示すように
なり引き込み時間は従来と同じにすることができる。
力端子２０への入力信号が従来例のときと同様に第３図
ａに示す変化をする場合、リミッタ回路３が無いとする
と、その出力は従来例と同じ応答をする。しかしながら
リミッタ回路３は出力のダイナミックレンジを抑えるた
め、例えばレベルをＬ３に制限するとすれば、その出力
は第３図Ｃに示すようになる。この場合リミッタが無け
れば従来例と同様に第３図すの応答をするところを振幅
がリミッタ回路３で制限されているため比較回路８の出
力である基準レベルとの誤差は従来例に比べ少なくなる
。つまり振幅を制限することでダイナミックレンジは小
さく保たれるが、帰還される誤差信号が小さくなり、そ
の結果応答時間は長くなる。第３図すの従来例では時刻
ｔ３で応答が整定していたのに対し、そのままでは第３
図Ｃに示すように時刻ｔ２までかかる。そこでリミッタ
回路３で振幅が制限されたときは可変係数回路４の係数
を大きい方に切り替えてループゲインを大きくする。そ
の結果、リミッタ回路３の出力は第３図ｄに示すように
なり引き込み時間は従来と同じにすることができる。
発明の効果
以上の説明から明らかなように、本発明は過渡応答を劣
化させることなく信号処理のダイナミックレンジを小さ
くできるので、ディジタル信号処理を行なう場合のビッ
ト数が少なくてすみ回路規模を縮小できる。
化させることなく信号処理のダイナミックレンジを小さ
くできるので、ディジタル信号処理を行なう場合のビッ
ト数が少なくてすみ回路規模を縮小できる。
第１図は本発明の実施例におけるディジタル自動利得制
御装置の構成を示したブロック図、第２図は従来例の自
動利得制御装置の構成を示したブロック図、第３図は従
来例と本発明の応答を示した特性図である。 １・・・Ａ／Ｄ変換器、 ２・・・乗算器、 ３・
・・リミッタ回路、 ４・・・可変係数回路、 １
３・・・係数回路、 １７．２３・・・ローパスフィ
ルタ。 代理人の氏名 弁理士 粟野 重孝 はか工名旧
御装置の構成を示したブロック図、第２図は従来例の自
動利得制御装置の構成を示したブロック図、第３図は従
来例と本発明の応答を示した特性図である。 １・・・Ａ／Ｄ変換器、 ２・・・乗算器、 ３・
・・リミッタ回路、 ４・・・可変係数回路、 １
３・・・係数回路、 １７．２３・・・ローパスフィ
ルタ。 代理人の氏名 弁理士 粟野 重孝 はか工名旧
Claims (1)
- 【特許請求の範囲】 入力信号をＡ／Ｄ変換するＡ／Ｄ変換器と、前記Ａ／Ｄ
変換器でＡ／Ｄ変換されたデータの振幅を制御する乗算
器と、 前記乗算器の出力データの振幅が一定の値以上になった
ときは振幅を制限すると共に、振幅制限のなされたこと
を示す判定信号を出力するリミッタ回路と、 前記リミッタ回路の出力信号の振幅を検出するレベル検
出回路と、 前記レベル検出回路の出力の値と基準レベルとを比較す
る比較回路と、 前記比較回路の出力を係数倍し、その係数は前記リミッ
タ回路の判定信号を受けて前記リミッタが振幅制限を行
なったときは大きい値に切り替わる係数回路とを具備し
、 前記係数回路の出力で前記乗算器を制御するように構成
したことを特徴とするディジタル自動利得制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10882889A JPH077896B2 (ja) | 1989-04-27 | 1989-04-27 | ディジタル自動利得制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10882889A JPH077896B2 (ja) | 1989-04-27 | 1989-04-27 | ディジタル自動利得制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02285804A true JPH02285804A (ja) | 1990-11-26 |
| JPH077896B2 JPH077896B2 (ja) | 1995-01-30 |
Family
ID=14494575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10882889A Expired - Fee Related JPH077896B2 (ja) | 1989-04-27 | 1989-04-27 | ディジタル自動利得制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077896B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001024360A1 (de) * | 1999-09-30 | 2001-04-05 | Micronas Munich Gmbh | Regelkreis für digitale signale |
-
1989
- 1989-04-27 JP JP10882889A patent/JPH077896B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001024360A1 (de) * | 1999-09-30 | 2001-04-05 | Micronas Munich Gmbh | Regelkreis für digitale signale |
| US7266353B1 (en) | 1999-09-30 | 2007-09-04 | Micronas Gmbh | Control loop for digital signals |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH077896B2 (ja) | 1995-01-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |