JPH077896B2 - ディジタル自動利得制御装置 - Google Patents
ディジタル自動利得制御装置Info
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- JPH077896B2 JPH077896B2 JP10882889A JP10882889A JPH077896B2 JP H077896 B2 JPH077896 B2 JP H077896B2 JP 10882889 A JP10882889 A JP 10882889A JP 10882889 A JP10882889 A JP 10882889A JP H077896 B2 JPH077896 B2 JP H077896B2
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- 238000010586 diagram Methods 0.000 description 4
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- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、VTR（ビデオテープレコーダ）等で、色信号
のレベルを一定に保つために用いられるACC（自動色信
号制御装置）のごとき自動利得制御装置に関するもので
ある。
のレベルを一定に保つために用いられるACC（自動色信
号制御装置）のごとき自動利得制御装置に関するもので
ある。
従来の技術 従来から入力信号のレベルを一定に保つために自動利得
制御装置が用いられていた。以下、図面を用いて従来の
自動利得制御装置について説明する。
制御装置が用いられていた。以下、図面を用いて従来の
自動利得制御装置について説明する。
第２図は従来の構成を示したブロック図である。入力端
子10から入力された信号は乗算器11で利得が制御され、
出力端子16に出力される。また、乗算器11の出力はレベ
ル検出回路15へ送られレベルが検出される。検出された
レベルは比較回路14で入力端子18から入力される基準レ
ベルと比較され、その基準レベルとの誤差はローパスフ
ィルタ17で積分されて係数回路13で一定の係数が乗じら
れ、乗算器11に帰還される。
子10から入力された信号は乗算器11で利得が制御され、
出力端子16に出力される。また、乗算器11の出力はレベ
ル検出回路15へ送られレベルが検出される。検出された
レベルは比較回路14で入力端子18から入力される基準レ
ベルと比較され、その基準レベルとの誤差はローパスフ
ィルタ17で積分されて係数回路13で一定の係数が乗じら
れ、乗算器11に帰還される。
その結果、出力端子16に出力される信号のレベルは基準
レベルと等しくなる。このような帰還ループを用いた制
御系では、入力のレベルがステップ状に変化したとき出
力のレベルが一定になるまでには時間がかかる。その応
答の様子を第３図を用いて説明する。
レベルと等しくなる。このような帰還ループを用いた制
御系では、入力のレベルがステップ状に変化したとき出
力のレベルが一定になるまでには時間がかかる。その応
答の様子を第３図を用いて説明する。
第３図でａは入力端子10への入力信号、ｂは出力端子16
からの出力信号の例を示している。横軸は時間、縦軸は
レベルである。入力がａに示すように時刻t1でステップ
状に変化すると、出力はｂに示すように一旦レベルが上
がった後元のレベルに戻り、出力レベルが一定に保たれ
る。
からの出力信号の例を示している。横軸は時間、縦軸は
レベルである。入力がａに示すように時刻t1でステップ
状に変化すると、出力はｂに示すように一旦レベルが上
がった後元のレベルに戻り、出力レベルが一定に保たれ
る。
発明が解決しようとする課題 しかしながら上記の構成では第３図ｂから判るように、
出力振幅は最終的に落ちつくレベルL1より大きいレベル
L2まで一旦大きくなる。従ってディジタル信号処理で従
来と同じ制御ループを構成すると、信号のダイナミック
レンジはL1で十分であるのに、演算のためにダイナミッ
クレンジをL2必要とし、ビット数が余計に必要になって
回路規模が大きくなるという欠点があった。
出力振幅は最終的に落ちつくレベルL1より大きいレベル
L2まで一旦大きくなる。従ってディジタル信号処理で従
来と同じ制御ループを構成すると、信号のダイナミック
レンジはL1で十分であるのに、演算のためにダイナミッ
クレンジをL2必要とし、ビット数が余計に必要になって
回路規模が大きくなるという欠点があった。
課題を解決するための手段 上記問題点を解決するため本発明のディジタル自動利得
制御装置は、 入力信号をA/D変換するA/D変換器と、 前記A/D変換器でA/D変換されたデータの振幅を制御する
乗算器と、 前記乗算器の出力データの振幅が一定の値以上になった
ときは振幅を制限すると共に、振幅制限のなされたこと
を示す判定信号も出力するリミッタ回路と、 前記リミッタ回路の出力信号の振幅を検出するレベル検
出回路と、 前記レベル検出回路の出力の値と基準レベルとを比較す
る比較回路と、 前記比較回路の出力を係数倍し、その係数は前記リミッ
タ回路の判定信号を受けて前記リミッタが振幅制限を行
なったときは大きい値に切り替わる係数回路とを具備
し、 前記係数回路の出力で前期乗算気を制御するように構成
されるものである。
制御装置は、 入力信号をA/D変換するA/D変換器と、 前記A/D変換器でA/D変換されたデータの振幅を制御する
乗算器と、 前記乗算器の出力データの振幅が一定の値以上になった
ときは振幅を制限すると共に、振幅制限のなされたこと
を示す判定信号も出力するリミッタ回路と、 前記リミッタ回路の出力信号の振幅を検出するレベル検
出回路と、 前記レベル検出回路の出力の値と基準レベルとを比較す
る比較回路と、 前記比較回路の出力を係数倍し、その係数は前記リミッ
タ回路の判定信号を受けて前記リミッタが振幅制限を行
なったときは大きい値に切り替わる係数回路とを具備
し、 前記係数回路の出力で前期乗算気を制御するように構成
されるものである。
作用 本発明は上記の構成により、リミッタ回路を用いて振幅
を制限し、出力のダイナミックレンジを小さくして回路
規模を縮小すると共に、応答時間も改善できるものであ
る。
を制限し、出力のダイナミックレンジを小さくして回路
規模を縮小すると共に、応答時間も改善できるものであ
る。
実施例 以下、本発明の実施例について第１図を参照しながら説
明する。第１図は本発明の実施例の構成を示したブロッ
ク図である。
明する。第１図は本発明の実施例の構成を示したブロッ
ク図である。
入力端子20から入力された信号はA/D変換器１でディジ
タル信号に変換され、乗算器で振幅が制御される。乗算
器２の出力はリミッタ回路３で入力の振幅が制限され、
出力端子21に出力される。リミッタ回路３は入力のレベ
ルが一定値以上になったときは振幅を制限すると同時に
可変係数回路４の係数を切り替える。可変係数回路４は
異なる係数を持つ係数回路６と７、スイッチ５から構成
されており、係数回路６と７をスイッチ５で切り替える
ことにより係数を変化させる。一方、リミッタ回路３の
出力はレベル検出回路９でレベルが検出され、比較回路
８で入力端子22から入力された基準レベルと比較され、
その誤差がローパスフィルタ23で積分されて可変係数回
路４へ送られる。可変係数回路４の出力は乗算器２へ帰
還される。その結果、出力端子21のレベルは基準レベル
と同じレベルになるように制御される。
タル信号に変換され、乗算器で振幅が制御される。乗算
器２の出力はリミッタ回路３で入力の振幅が制限され、
出力端子21に出力される。リミッタ回路３は入力のレベ
ルが一定値以上になったときは振幅を制限すると同時に
可変係数回路４の係数を切り替える。可変係数回路４は
異なる係数を持つ係数回路６と７、スイッチ５から構成
されており、係数回路６と７をスイッチ５で切り替える
ことにより係数を変化させる。一方、リミッタ回路３の
出力はレベル検出回路９でレベルが検出され、比較回路
８で入力端子22から入力された基準レベルと比較され、
その誤差がローパスフィルタ23で積分されて可変係数回
路４へ送られる。可変係数回路４の出力は乗算器２へ帰
還される。その結果、出力端子21のレベルは基準レベル
と同じレベルになるように制御される。
以上の動作を第３図を用いてさらに詳しく説明する。入
力端子20への入力端子が従来例のときと同様に第３図ａ
に示す変化をする場合、リミッタ回路３が無いとする
と、その出力は従来例と同じ応答をする。しかしながら
リミッタ回路３は出力のダイナミックレンジを抑えるた
め、例えばレベルをL3に制限するとすれば、その出力は
第３図ｃに示すようになる。この場合リミッタが無けれ
ば従来例と同様に第３図ｂの応答をするところを振幅が
リミッタ回路３で制限されているため比較回路８の出力
である基準レベルとの誤差は従来例に比べ少なくなる。
つまり振幅を制御することでダイナミックレンジは小さ
く保たれるが、帰還される誤差信号が小さくなり、その
結果応答時間は長くなる。第３図ｂの従来例では時刻t3
で応答が制定していたのに対し、そのままでは第３図ｃ
に示すように時刻t2までかかる。そこでリミッタ回路３
で振幅が制限されたときは可変係数回路４の係数を大き
い方に切り替えてループゲインを大きくする。その結
果、リミッタ回路３の出力は第３図ｄに示すように引き
込み時間は従来と同じにすることができる。
力端子20への入力端子が従来例のときと同様に第３図ａ
に示す変化をする場合、リミッタ回路３が無いとする
と、その出力は従来例と同じ応答をする。しかしながら
リミッタ回路３は出力のダイナミックレンジを抑えるた
め、例えばレベルをL3に制限するとすれば、その出力は
第３図ｃに示すようになる。この場合リミッタが無けれ
ば従来例と同様に第３図ｂの応答をするところを振幅が
リミッタ回路３で制限されているため比較回路８の出力
である基準レベルとの誤差は従来例に比べ少なくなる。
つまり振幅を制御することでダイナミックレンジは小さ
く保たれるが、帰還される誤差信号が小さくなり、その
結果応答時間は長くなる。第３図ｂの従来例では時刻t3
で応答が制定していたのに対し、そのままでは第３図ｃ
に示すように時刻t2までかかる。そこでリミッタ回路３
で振幅が制限されたときは可変係数回路４の係数を大き
い方に切り替えてループゲインを大きくする。その結
果、リミッタ回路３の出力は第３図ｄに示すように引き
込み時間は従来と同じにすることができる。
発明の効果 以上の説明から明らかなように、本発明は過渡応答を劣
化させることなく信号処理のダイナミックレンジを小さ
くできるので、ディジタル信号処理を行なう場合のビッ
ト数が少なくてすみ回路規模を縮小できる。
化させることなく信号処理のダイナミックレンジを小さ
くできるので、ディジタル信号処理を行なう場合のビッ
ト数が少なくてすみ回路規模を縮小できる。
第１図は本発明の実施例におけるディジタル自動利得制
御装置の構成を示したブロック図、第２図は従来例の自
動利得制御装置の構成を示したブロック図、第３図は従
来例と本発明の応答を示した特性図である。 １……A/D変換器、２……乗算器、３……リミッタ回
路、４……可変係数回路、13……係数回路、17、23……
ローパスフィルタ。
御装置の構成を示したブロック図、第２図は従来例の自
動利得制御装置の構成を示したブロック図、第３図は従
来例と本発明の応答を示した特性図である。 １……A/D変換器、２……乗算器、３……リミッタ回
路、４……可変係数回路、13……係数回路、17、23……
ローパスフィルタ。
Claims (1)
- 【請求項１】入力信号をA/D変換するA/D変換器と、 前記A/D変換器でA/D変換されたデータの振幅を制御する
乗算器と、 前記乗算器の出力データの振幅が一定の値以上になった
ときは振幅を制限すると共に、振幅制限のなされたこと
を示す判定信号を出力するリミッタ回路と、 前記リミッタ回路の出力信号の振幅を検出するレベル検
出回路と、 前記レベル検出回路の出力の値と基準レベルとを比較す
る比較回路と、 前記比較回路の出力を係数倍し、その係数は前記リミッ
タ回路の判定信号を受けて前記リミッタが振幅制限を行
なったときは大きい値に切り替わる係数回路とを具備
し、 前記係数回路の出力で前記乗算器を制御するように構成
したことを特徴とするディジタル自動利得制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10882889A JPH077896B2 (ja) | 1989-04-27 | 1989-04-27 | ディジタル自動利得制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10882889A JPH077896B2 (ja) | 1989-04-27 | 1989-04-27 | ディジタル自動利得制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02285804A JPH02285804A (ja) | 1990-11-26 |
| JPH077896B2 true JPH077896B2 (ja) | 1995-01-30 |
Family
ID=14494575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10882889A Expired - Fee Related JPH077896B2 (ja) | 1989-04-27 | 1989-04-27 | ディジタル自動利得制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077896B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19947048C2 (de) | 1999-09-30 | 2003-02-13 | Micronas Munich Gmbh | Regelkreis für digitale Signale |
-
1989
- 1989-04-27 JP JP10882889A patent/JPH077896B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02285804A (ja) | 1990-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |