JPH0683697A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0683697A JPH0683697A JP4230942A JP23094292A JPH0683697A JP H0683697 A JPH0683697 A JP H0683697A JP 4230942 A JP4230942 A JP 4230942A JP 23094292 A JP23094292 A JP 23094292A JP H0683697 A JPH0683697 A JP H0683697A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- latch
- address
- central processing
- memory block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 メモリ容量拡張時のジャンパ設定が不要な情
報処理装置を提供する。 【構成】 初期状態では最大メモリ構成を示し、中央処
理回路１０１からの書き込みが可能で、かつ出力がメモ
リデコーダ１０２に供給されるラッチ１０４とメモリ容
量を検出するためのプログラムを備える。
報処理装置を提供する。 【構成】 初期状態では最大メモリ構成を示し、中央処
理回路１０１からの書き込みが可能で、かつ出力がメモ
リデコーダ１０２に供給されるラッチ１０４とメモリ容
量を検出するためのプログラムを備える。
Description
【０００１】
【産業上の利用分野】本発明はメモリ容量を変更可能な
情報処理装置に関する。
情報処理装置に関する。
【０００２】
【従来の技術】近年、様々なデータを処理するための情
報処理装置の性能向上は目ざましいものがあり、これは
中央処理装置の性能向上および半導体メモリの記憶容量
の向上に起因する。特に近年の半導体メモリの記憶容量
向上は著しいものがある。そのために、ワークステーシ
ョンをはじめとした情報処理装置においては、その製品
寿命を延ばすためにメモリを拡張可能にする手段を採用
する場合が多い。具体的には、メモリブロックの各々を
独立したメモリモジュールとして交換可能にする。ここ
でのメモリモジュールとは１ブロックの半導体メモリの
みをプリント配線板に実装したものでコネクタを介して
メモリの無い情報処理装置と接続する。これは将来メモ
リ容量の増えた半導体メモリが市場に供給された場合
に、メモリの拡張を目的にモジュールの交換を可能にす
るためである。
報処理装置の性能向上は目ざましいものがあり、これは
中央処理装置の性能向上および半導体メモリの記憶容量
の向上に起因する。特に近年の半導体メモリの記憶容量
向上は著しいものがある。そのために、ワークステーシ
ョンをはじめとした情報処理装置においては、その製品
寿命を延ばすためにメモリを拡張可能にする手段を採用
する場合が多い。具体的には、メモリブロックの各々を
独立したメモリモジュールとして交換可能にする。ここ
でのメモリモジュールとは１ブロックの半導体メモリの
みをプリント配線板に実装したものでコネクタを介して
メモリの無い情報処理装置と接続する。これは将来メモ
リ容量の増えた半導体メモリが市場に供給された場合
に、メモリの拡張を目的にモジュールの交換を可能にす
るためである。
【０００３】以下に従来の情報処理装置について説明す
る。図４は従来の情報処理装置の構成図でありメモリモ
ジュールはダイナミックＲＡＭ（以下ＤＲＡＭという）
で構成されているものとする。
る。図４は従来の情報処理装置の構成図でありメモリモ
ジュールはダイナミックＲＡＭ（以下ＤＲＡＭという）
で構成されているものとする。
【０００４】図４において、１０１は中央処理回路、１
０３は中央処理回路１０１から出力される上位アドレス
信号１０９およびアドレス信号１０７が確定しているこ
とを示すアドレス確定信号１１０から、ＤＲＡＭアクセ
スに必要なＲＡＳタイミング信号１１６およびＣＡＳタ
イミング信号１１７を出力するタイミング生成器であ
る。また３０１および３０２は、各々のメモリブロック
に搭載されるメモリモジュールの容量によって設定され
るジャンパＡおよびジャンパＢであり、それぞれラッチ
Ａ１１２およびラッチＢ１１３を出力する。また、１０
２は中央処理回路１０１から出力される上位アドレス信
号１０９とラッチＡ１１２およびラッチＢ１１３の状態
から、ＲＡＳタイミング信号１１６に同期して１１４Ｒ
ＡＳＡまたは１１５ＲＡＳＢを、さらにＣＡＳタイミン
グ信号１１７に同期して１１４ＣＡＳＡまたは１１５Ｃ
ＡＳＢを選択的に出力するメモリデコーダである。１０
５および１０６はメモリブロックＡおよびメモリブロッ
クＢであり各々メモリモジュールで構成されている。１
０８は中央処理回路１０１とメモリブロック間でデータ
の授受を行なうためのデータ信号であり、１１１は中央
処理回路１０１の動作状態が書き込みか読み出しかを表
すＷＲＩＴＥ信号である。
０３は中央処理回路１０１から出力される上位アドレス
信号１０９およびアドレス信号１０７が確定しているこ
とを示すアドレス確定信号１１０から、ＤＲＡＭアクセ
スに必要なＲＡＳタイミング信号１１６およびＣＡＳタ
イミング信号１１７を出力するタイミング生成器であ
る。また３０１および３０２は、各々のメモリブロック
に搭載されるメモリモジュールの容量によって設定され
るジャンパＡおよびジャンパＢであり、それぞれラッチ
Ａ１１２およびラッチＢ１１３を出力する。また、１０
２は中央処理回路１０１から出力される上位アドレス信
号１０９とラッチＡ１１２およびラッチＢ１１３の状態
から、ＲＡＳタイミング信号１１６に同期して１１４Ｒ
ＡＳＡまたは１１５ＲＡＳＢを、さらにＣＡＳタイミン
グ信号１１７に同期して１１４ＣＡＳＡまたは１１５Ｃ
ＡＳＢを選択的に出力するメモリデコーダである。１０
５および１０６はメモリブロックＡおよびメモリブロッ
クＢであり各々メモリモジュールで構成されている。１
０８は中央処理回路１０１とメモリブロック間でデータ
の授受を行なうためのデータ信号であり、１１１は中央
処理回路１０１の動作状態が書き込みか読み出しかを表
すＷＲＩＴＥ信号である。
【０００５】ここで、本従来例では、市場に最も多く供
給されている４メガビットのＤＲＡＭを８個搭載した４
メガバイトＤＲＡＭモジュールを前記各々のメモリブロ
ックに搭載可能であるとともに、将来市場に供給される
であろう１６メガビットのＤＲＡＭを８個搭載した１６
メガバイトＤＲＡＭモジュールをもアクセス可能な回路
構成であることを前提とし、また簡単のために２つのメ
モリブロックの両方にメモリモジュールが存在する場合
のみを考える。
給されている４メガビットのＤＲＡＭを８個搭載した４
メガバイトＤＲＡＭモジュールを前記各々のメモリブロ
ックに搭載可能であるとともに、将来市場に供給される
であろう１６メガビットのＤＲＡＭを８個搭載した１６
メガバイトＤＲＡＭモジュールをもアクセス可能な回路
構成であることを前提とし、また簡単のために２つのメ
モリブロックの両方にメモリモジュールが存在する場合
のみを考える。
【０００６】以上のような構成要素の情報処理装置にお
いて、図５に示す動作タイミングチャートを用いて構成
要素の相互関係と動作を説明する。
いて、図５に示す動作タイミングチャートを用いて構成
要素の相互関係と動作を説明する。
【０００７】まず、中央処理回路１０１はメモリブロッ
クからの読み出しを行う場合、読み出したいアドレスを
アドレス信号１０７、上位アドレス信号１０９として出
力し、さらにこれらアドレスが確定していることを示す
アドレス確定信号１１０を出力する。次に、アドレス確
定信号１１０を入力したタイミング生成器１０３は、メ
モリブロックを構成するＤＲＡＭをアクセスするのに必
要なＲＡＳタイミング信号１１６およびＣＡＳタイミン
グ信号１１７を生成し、メモリデコーダ１０２へ供給す
る。メモリデコーダ１２０は、上位アドレス信号１０９
および、ラッチＡ１１０，ラッチＢ１１３の入力状態に
従い、ＲＡＳタイミング信号１１６でＲＡＳＡ１１４ま
たはＲＡＳＢ１１５を、ＣＡＳタイミング信号１１７で
ＣＡＳＡ１１４またはＣＡＳＢ１１５を出力する。メモ
リデコーダ１０２の動作を（表１）に示す。
クからの読み出しを行う場合、読み出したいアドレスを
アドレス信号１０７、上位アドレス信号１０９として出
力し、さらにこれらアドレスが確定していることを示す
アドレス確定信号１１０を出力する。次に、アドレス確
定信号１１０を入力したタイミング生成器１０３は、メ
モリブロックを構成するＤＲＡＭをアクセスするのに必
要なＲＡＳタイミング信号１１６およびＣＡＳタイミン
グ信号１１７を生成し、メモリデコーダ１０２へ供給す
る。メモリデコーダ１２０は、上位アドレス信号１０９
および、ラッチＡ１１０，ラッチＢ１１３の入力状態に
従い、ＲＡＳタイミング信号１１６でＲＡＳＡ１１４ま
たはＲＡＳＢ１１５を、ＣＡＳタイミング信号１１７で
ＣＡＳＡ１１４またはＣＡＳＢ１１５を出力する。メモ
リデコーダ１０２の動作を（表１）に示す。
【０００８】
【表１】
【０００９】（表１）におけるＡ２２，Ａ２３，Ａ２４
は、上位アドレス信号１０９を表しており、（表１）の
第１行目は、ラッチＡ１１２およびラッチＢ１１３が共
に０で、かつ上位アドレス信号１０９がすべて０の場合
は、ＲＡＳＡ，ＣＡＳＡ１１４が活性化（アクティブ）
の出力を得、ＲＡＳＢ，ＣＡＳＢ１１５が非活性化（ノ
ンアクティブ）の出力を得る。つまり、メモリブロック
Ａ１０５がアクセスされる。ここで、中央処理回路１０
１の動作が読み出しであることを示すために、ＷＲＩＴ
Ｅ信号１１１は非活性状態を保つため、メモリブロック
Ａ１０５からデータ信号１０８が出力され、中央処理回
路１０１は、データ入力可能となる。ここで、メモリブ
ロックに入力されるアドレスは、ＤＲＡＭの場合、行ア
ドレスと列アドレスに時分割されるが、、本発明の論点
では無いので従来例図４には含めない。
は、上位アドレス信号１０９を表しており、（表１）の
第１行目は、ラッチＡ１１２およびラッチＢ１１３が共
に０で、かつ上位アドレス信号１０９がすべて０の場合
は、ＲＡＳＡ，ＣＡＳＡ１１４が活性化（アクティブ）
の出力を得、ＲＡＳＢ，ＣＡＳＢ１１５が非活性化（ノ
ンアクティブ）の出力を得る。つまり、メモリブロック
Ａ１０５がアクセスされる。ここで、中央処理回路１０
１の動作が読み出しであることを示すために、ＷＲＩＴ
Ｅ信号１１１は非活性状態を保つため、メモリブロック
Ａ１０５からデータ信号１０８が出力され、中央処理回
路１０１は、データ入力可能となる。ここで、メモリブ
ロックに入力されるアドレスは、ＤＲＡＭの場合、行ア
ドレスと列アドレスに時分割されるが、、本発明の論点
では無いので従来例図４には含めない。
【００１０】ここで、各々のメモリブロックに装着され
るメモリモジュールは４メガバイトまたは１６メガバイ
トの２種類があり、ソフトウエアにおけるメモリ管理を
容易にするためにメモリブロックＡ１０５とメモリブロ
ックＢ１０６を連続アドレスとする場合、図６に示すよ
うに４つのパターンが存在する。ここで下位アドレス側
がメモリブロックＡ１０５とする。４つのメモリ構成を
実現するために、ジャンパＡ３０１およびジャンパＢ３
０２を短絡または非短絡とすることでラッチＡ１１２お
よびラッチＢ１１３を介してメモリデコーダ１０２に入
力する必要がある。例えば、図６におけるパターン１
は、ジャンパＡ３０１およびジャンパＢ３０２を短絡し
てラッチＡ１１２およびラッチＢ１１３を共に０とする
必要があり、パターン２は、ジャンパＡ３０１を短絡、
ジャンパＢ３０２を非短絡としてラッチＡ１１２を０、
ラッチＢ１１３を１とする必要がある。
るメモリモジュールは４メガバイトまたは１６メガバイ
トの２種類があり、ソフトウエアにおけるメモリ管理を
容易にするためにメモリブロックＡ１０５とメモリブロ
ックＢ１０６を連続アドレスとする場合、図６に示すよ
うに４つのパターンが存在する。ここで下位アドレス側
がメモリブロックＡ１０５とする。４つのメモリ構成を
実現するために、ジャンパＡ３０１およびジャンパＢ３
０２を短絡または非短絡とすることでラッチＡ１１２お
よびラッチＢ１１３を介してメモリデコーダ１０２に入
力する必要がある。例えば、図６におけるパターン１
は、ジャンパＡ３０１およびジャンパＢ３０２を短絡し
てラッチＡ１１２およびラッチＢ１１３を共に０とする
必要があり、パターン２は、ジャンパＡ３０１を短絡、
ジャンパＢ３０２を非短絡としてラッチＡ１１２を０、
ラッチＢ１１３を１とする必要がある。
【００１１】
【発明が解決しようとする課題】しかしながら上記従来
の情報処理装置について、図６におけるパターン１で使
用している使用者がメモリ容量を拡張するために１６メ
ガバイトのメモリモジュールを装着した場合、ジャンパ
Ａ３０１およびジャンパＢ３０２の設定を変更しなけれ
ば、メモリ拡張の目的を果たせない。また、前記設定を
間違えた場合も同様である。
の情報処理装置について、図６におけるパターン１で使
用している使用者がメモリ容量を拡張するために１６メ
ガバイトのメモリモジュールを装着した場合、ジャンパ
Ａ３０１およびジャンパＢ３０２の設定を変更しなけれ
ば、メモリ拡張の目的を果たせない。また、前記設定を
間違えた場合も同様である。
【００１２】本発明は上記課題を解決するもので、メモ
リ容量拡張時のジャンパ設定が不要な情報処理装置の提
供を目的とする。
リ容量拡張時のジャンパ設定が不要な情報処理装置の提
供を目的とする。
【００１３】
【課題を解決するための手段】本発明は上記目的を達成
するために、初期状態では最大メモリ構成を示し、中央
処理回路からの書き込みが可能で、かつ出力がメモリデ
コーダに供給されるラッチ回路とメモリ容量を検出する
ためのプログラムを備える。
するために、初期状態では最大メモリ構成を示し、中央
処理回路からの書き込みが可能で、かつ出力がメモリデ
コーダに供給されるラッチ回路とメモリ容量を検出する
ためのプログラムを備える。
【００１４】
【作用】本発明は上記した構成を備えることによって、
電源投入時に、プログラムによって各々のメモリブロッ
クのメモリ容量を検出し、検出結果に応じて中央処理回
路がラッチ回路へ書き込むことによってメモリデコーダ
に供給するラッチ信号を適切に設定するように作用す
る。
電源投入時に、プログラムによって各々のメモリブロッ
クのメモリ容量を検出し、検出結果に応じて中央処理回
路がラッチ回路へ書き込むことによってメモリデコーダ
に供給するラッチ信号を適切に設定するように作用す
る。
【００１５】
【実施例】以下に本発明の実施例を述べる。図１は本発
明の一実施例の情報処理装置の構成を示すブロック図で
ある。
明の一実施例の情報処理装置の構成を示すブロック図で
ある。
【００１６】図１において、１０４はラッチであり中央
処理回路１０１からの特定アドレスに対する書き込みに
よって任意のデータをラッチしメモリデコーダ１０２に
ラッチＡ１１２およびラッチＢ１１３を供給する。その
他の構成は図４と同一である。ここでメモリブロックＡ
１０５およびメモリブロックＢ１０６は、各々コネクタ
を介してモジュールで構成されている。
処理回路１０１からの特定アドレスに対する書き込みに
よって任意のデータをラッチしメモリデコーダ１０２に
ラッチＡ１１２およびラッチＢ１１３を供給する。その
他の構成は図４と同一である。ここでメモリブロックＡ
１０５およびメモリブロックＢ１０６は、各々コネクタ
を介してモジュールで構成されている。
【００１７】前記従来例と同様本実施例でも、市場に最
も多く供給されている４メガビットのＤＲＡＭを８個搭
載した４メガバイトＤＲＡＭモジュールを各々のメモリ
ブロックに搭載可能であるとともに、将来市場に供給さ
れるであろう１６メガビットのＤＲＡＭを８個搭載した
１６メガバイトＤＲＡＭモジュールをもアクセス可能と
する。つまり、上記２種類のＤＲＡＭモジュールは同一
タイミングのものを使用し、さらに、コネクタ上の信号
も互換性を持たせる。ここで１６メガバイトＤＲＡＭモ
ジュールは、４メガバイトＤＲＡＭモジュールよりアド
レス信号が１本多いが、コネクタ上では１６メガバイト
ＤＲＡＭモジュールに合わせるのはいうまでもない。メ
モリブロックを選択するためのＲＡＳＡ，ＣＡＳＡ１１
４，ＲＡＳＢ，ＣＡＳＢ１１５を出力するための入力論
理については後述する。
も多く供給されている４メガビットのＤＲＡＭを８個搭
載した４メガバイトＤＲＡＭモジュールを各々のメモリ
ブロックに搭載可能であるとともに、将来市場に供給さ
れるであろう１６メガビットのＤＲＡＭを８個搭載した
１６メガバイトＤＲＡＭモジュールをもアクセス可能と
する。つまり、上記２種類のＤＲＡＭモジュールは同一
タイミングのものを使用し、さらに、コネクタ上の信号
も互換性を持たせる。ここで１６メガバイトＤＲＡＭモ
ジュールは、４メガバイトＤＲＡＭモジュールよりアド
レス信号が１本多いが、コネクタ上では１６メガバイト
ＤＲＡＭモジュールに合わせるのはいうまでもない。メ
モリブロックを選択するためのＲＡＳＡ，ＣＡＳＡ１１
４，ＲＡＳＢ，ＣＡＳＢ１１５を出力するための入力論
理については後述する。
【００１８】以上のように構成された情報処理装置にお
ける動作タイミングは、従来例で説明済みの図５と変わ
るところはない。
ける動作タイミングは、従来例で説明済みの図５と変わ
るところはない。
【００１９】ここで、各々のメモリブロックに装着され
るメモリモジュールは４メガバイトまたは１６メガバイ
トの２種類があり、ソフトウエアにおけるメモリ管理を
容易にするためにメモリブロックＡ１０５とメモリブロ
ックＢ１０６を連続アドレスとする場合、図３に示すよ
うに４つの組み合わせが存在する。ここで、下位アドレ
ス側がメモリブロックＡ１０５、上位アドレス側がメモ
リブロックＢ１０６とする。最初に中央処理回路１０１
は図３における４つのパターンのいずれかをプログラム
によって判断し、ラッチ１０４に適切なデータを書き込
みラッチＡ１１２およびラッチＢ１１３を（表１）に従
い設定する。ここで前記プログラムの流れを図２に従っ
て説明する。本発明による情報処理装置の電源投入時は
ラッチＡ１１２、ラッチＢ１１３は共に１になるように
ラッチ１０４は構成する。つまり、メモリデコーダ１０
２は図３におけるパターン４のデコードを行っている。
ここで図３のアドレスＡに所定のデータを書き込み、さ
らにアドレスＡの内容を読み出し、書き込んだデータと
比較し同一（ＯＫ）ならば、アドレスＡはメモリが搭載
されている、つまり、メモリブロックＢ１０６には１６
メガバイトのメモリモジュールが搭載されていることに
なる。さらにアドレスＢのチェックを前記比較によって
行い、ＯＫならばメモリブロックＡ１０５も１６メガバ
イトのメモリモジュールが搭載されていることになり、
つまりパターン４のメモリ構成であることがわかる。同
様に図２の流れ図によって、パターン１，パターン２，
パターン３のメモリ構成も判別できる。なお、図２で言
う異常とは禁止パターンのため、使用者に警告を与える
必要がある。
るメモリモジュールは４メガバイトまたは１６メガバイ
トの２種類があり、ソフトウエアにおけるメモリ管理を
容易にするためにメモリブロックＡ１０５とメモリブロ
ックＢ１０６を連続アドレスとする場合、図３に示すよ
うに４つの組み合わせが存在する。ここで、下位アドレ
ス側がメモリブロックＡ１０５、上位アドレス側がメモ
リブロックＢ１０６とする。最初に中央処理回路１０１
は図３における４つのパターンのいずれかをプログラム
によって判断し、ラッチ１０４に適切なデータを書き込
みラッチＡ１１２およびラッチＢ１１３を（表１）に従
い設定する。ここで前記プログラムの流れを図２に従っ
て説明する。本発明による情報処理装置の電源投入時は
ラッチＡ１１２、ラッチＢ１１３は共に１になるように
ラッチ１０４は構成する。つまり、メモリデコーダ１０
２は図３におけるパターン４のデコードを行っている。
ここで図３のアドレスＡに所定のデータを書き込み、さ
らにアドレスＡの内容を読み出し、書き込んだデータと
比較し同一（ＯＫ）ならば、アドレスＡはメモリが搭載
されている、つまり、メモリブロックＢ１０６には１６
メガバイトのメモリモジュールが搭載されていることに
なる。さらにアドレスＢのチェックを前記比較によって
行い、ＯＫならばメモリブロックＡ１０５も１６メガバ
イトのメモリモジュールが搭載されていることになり、
つまりパターン４のメモリ構成であることがわかる。同
様に図２の流れ図によって、パターン１，パターン２，
パターン３のメモリ構成も判別できる。なお、図２で言
う異常とは禁止パターンのため、使用者に警告を与える
必要がある。
【００２０】前記プログラムで認識できたメモリ構成
を、表１に従い、ラッチ１０４を介してラッチＡ１１
２，ラッチＢ１１３をメモリデコーダ１０２に供給す
る。
を、表１に従い、ラッチ１０４を介してラッチＡ１１
２，ラッチＢ１１３をメモリデコーダ１０２に供給す
る。
【００２１】以上のように本実施例によれば、メモリ構
成を変更した場合でもジャンパ等の設定の必要がない。
成を変更した場合でもジャンパ等の設定の必要がない。
【００２２】
【発明の効果】以上の実施例から明らかなように本発明
によれば、メモリ容量の拡張等を目的としてメモリ構成
を変更する場合、メモリモジュールを差し替えるだけで
正常に動作するためジャンパ設定等の手間やそれに伴う
誤操作が排除される情報処理装置を提供できる。
によれば、メモリ容量の拡張等を目的としてメモリ構成
を変更する場合、メモリモジュールを差し替えるだけで
正常に動作するためジャンパ設定等の手間やそれに伴う
誤操作が排除される情報処理装置を提供できる。
【図１】本発明の一実施例における情報処理装置の構成
を示すブロック図
を示すブロック図
【図２】同装置におけるプログラムの流れ図
【図３】同装置におけるメモリ構成図
【図４】従来の情報処理装置の構成を示すブロック図
【図５】本発明および従来例における情報処理装置の動
作タイミングチャート
作タイミングチャート
【図６】従来例におけるメモリ構成図
１０１ 中央処理回路 １０２ メモリデコーダ １０４ ラッチ １０５ メモリブロックＡ １０６ メモリブロックＢ
Claims (1)
- 【請求項１】 中央処理回路と複数のメモリブロックを
備え、前記メモリブロックの各々には複数サイズのメモ
リを搭載可能である情報処理装置において、前記中央処
理回路からの書き込みが可能であり、かつ電源投入時に
最大構成時に設定されるラッチ回路を備え、さらに前記
ラッチ回路と前記中央処理回路のアドレス信号によって
出力を決定するメモリデコーダおよびメモリ容量を検出
するためのプログラム手段を備えた情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4230942A JPH0683697A (ja) | 1992-08-31 | 1992-08-31 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4230942A JPH0683697A (ja) | 1992-08-31 | 1992-08-31 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683697A true JPH0683697A (ja) | 1994-03-25 |
Family
ID=16915726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4230942A Pending JPH0683697A (ja) | 1992-08-31 | 1992-08-31 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683697A (ja) |
-
1992
- 1992-08-31 JP JP4230942A patent/JPH0683697A/ja active Pending
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