JPH02287647A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH02287647A JPH02287647A JP10890789A JP10890789A JPH02287647A JP H02287647 A JPH02287647 A JP H02287647A JP 10890789 A JP10890789 A JP 10890789A JP 10890789 A JP10890789 A JP 10890789A JP H02287647 A JPH02287647 A JP H02287647A
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- JP
- Japan
- Prior art keywords
- write data
- registers
- write
- banks
- clock period
- Prior art date
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- Pending
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- 230000003111 delayed effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、データ処理装置内に設置される記憶装置に関
するものであり、特に、ブロック転送されてくる書込み
データを順次複数のバンクに書込んでゆく記憶装置に関
するものである。
するものであり、特に、ブロック転送されてくる書込み
データを順次複数のバンクに書込んでゆく記憶装置に関
するものである。
（従来の技術）
データ処理装置内に設置される記憶装置には、ｎ個のバ
ンクから構成され、ブロック転送されてくるｎ個のデー
タのそれぞれを順次それぞれのバンクに書込んでゆく形
態のものがある。
ンクから構成され、ブロック転送されてくるｎ個のデー
タのそれぞれを順次それぞれのバンクに書込んでゆく形
態のものがある。
第３図は、そのような記憶装置の構成をバンクが４個の
場合について例示するブロック図であり、１１ａ〜ｌｉ
ｄはバンク、１２はバンク制御回路、１３８〜１３ｄは
タイミング発生回路、１４ａ〜１４ｄはアドレスレジス
タ、１５ａ〜１５ｄは書込みデータレジスタである。
場合について例示するブロック図であり、１１ａ〜ｌｉ
ｄはバンク、１２はバンク制御回路、１３８〜１３ｄは
タイミング発生回路、１４ａ〜１４ｄはアドレスレジス
タ、１５ａ〜１５ｄは書込みデータレジスタである。
バンク制御回路１２は、中央処理装置などの他装置から
動作指令線Ｃを介して送出されてくる動作指令を解読し
、これがブロック書込み指令であれば、タイミング発生
回路１３ａ〜１３ｄと、アドレスレジスタ１４ａ〜１４
ｄと、書込みデータレジスタ１５ａ〜１５ｄのそれぞれ
に１クロック周期Ｔの間隔で順次動作指令を発する。タ
イミング発生回路１３ａ〜１３ｄは、第４図のタイミン
グチャートに示すように、対応のバンクｌｌａ〜ｌｉｄ
に１クロック周期Ｔずつ遅延した動作開始信号ＳＲＴと
書込み指示信号ＷＥを送出する。デ−タ線り上にクロッ
ク周期Ｔの間隔で転送されてくる書込みデータＷＤ （
Ｄｏ、Ｄｉ、Ｄ２．Ｄ３）は、順次書込みデータレジス
タ１５ａ〜１５ｄに保持され４クロック周期４Ｔの期間
にわたって保持されつつ対応のバンクｌｌａ〜ｌｉｄに
順次書込まれる。なお、図示は省略されているが、アド
レス信号４ｉＡ上に１クロック周期Ｔの間隔で転送され
てくるアドレスは、対応のアドレスレジスタ１４３〜１
４ｄに対応の動作開始信号ＳＲＴと同一のタイミングで
４Ｔの期間にわたって保持され、対応のバンクｌｌａ〜
ｌｉｄのアドレス端子に供給される。
動作指令線Ｃを介して送出されてくる動作指令を解読し
、これがブロック書込み指令であれば、タイミング発生
回路１３ａ〜１３ｄと、アドレスレジスタ１４ａ〜１４
ｄと、書込みデータレジスタ１５ａ〜１５ｄのそれぞれ
に１クロック周期Ｔの間隔で順次動作指令を発する。タ
イミング発生回路１３ａ〜１３ｄは、第４図のタイミン
グチャートに示すように、対応のバンクｌｌａ〜ｌｉｄ
に１クロック周期Ｔずつ遅延した動作開始信号ＳＲＴと
書込み指示信号ＷＥを送出する。デ−タ線り上にクロッ
ク周期Ｔの間隔で転送されてくる書込みデータＷＤ （
Ｄｏ、Ｄｉ、Ｄ２．Ｄ３）は、順次書込みデータレジス
タ１５ａ〜１５ｄに保持され４クロック周期４Ｔの期間
にわたって保持されつつ対応のバンクｌｌａ〜ｌｉｄに
順次書込まれる。なお、図示は省略されているが、アド
レス信号４ｉＡ上に１クロック周期Ｔの間隔で転送され
てくるアドレスは、対応のアドレスレジスタ１４３〜１
４ｄに対応の動作開始信号ＳＲＴと同一のタイミングで
４Ｔの期間にわたって保持され、対応のバンクｌｌａ〜
ｌｉｄのアドレス端子に供給される。
書込みデータレジスタ１５ａ〜１５ｄに４Ｔの期間にわ
たって保持される各書込みデータは、実際には、対応の
動作開始信号ＳＲＴがローに立下がってから対応の書込
み指令ＷＥがハイ状態に復帰するまでの２Ｔの期間だけ
有効であればよい。
たって保持される各書込みデータは、実際には、対応の
動作開始信号ＳＲＴがローに立下がってから対応の書込
み指令ＷＥがハイ状態に復帰するまでの２Ｔの期間だけ
有効であればよい。
（発明が解決しようとする課題）
第３図と第４図によって説明した従来の記憶装置では、
バンクごとにタイミング発生回路とアドレスレジスタと
書込みデータレジスタとを設置しているため、ハードウ
ェア量が増大するという間■がある。タイミング発生回
路とアドレスレジスタについては高集積化やアドレスの
ビット幅が比較的小さいことからハードウェア量の増大
はそれほどの問題とはならないが、ビット幅の大きな書
込みデータレジスタではバンク数の増加やデータビット
幅の増加につれてそのハードウェア量が増加し、コスト
高になるという問題がある。
バンクごとにタイミング発生回路とアドレスレジスタと
書込みデータレジスタとを設置しているため、ハードウ
ェア量が増大するという間■がある。タイミング発生回
路とアドレスレジスタについては高集積化やアドレスの
ビット幅が比較的小さいことからハードウェア量の増大
はそれほどの問題とはならないが、ビット幅の大きな書
込みデータレジスタではバンク数の増加やデータビット
幅の増加につれてそのハードウェア量が増加し、コスト
高になるという問題がある。
（課題を解決するための手段）
本発明の記憶装置は、各書込みデータレジスタは複数個
の書込みデータ間で共用することにより、書込みデータ
レジスタのハードウェア量の低′滅と、これに伴う低コ
スト化を実現するように構成されている。
の書込みデータ間で共用することにより、書込みデータ
レジスタのハードウェア量の低′滅と、これに伴う低コ
スト化を実現するように構成されている。
以下、本発明の作用を実施例と共に詳細に説明する。
（実施例）
第１図は本発明の一実施例に係わる記憶装置の構成を示
すブロック図である。
すブロック図である。
この記憶装置は、４個のバンク１ａ〜１ｄと、バンク制
御回路２と、４個のバンクに対応して設置されているタ
イミング発生回路３ａ〜３ｄ及びアドレスレジスタ４ａ
〜４ｄと、それぞれが２個のバンクに共用される書込み
データレジスタ５ａ。
御回路２と、４個のバンクに対応して設置されているタ
イミング発生回路３ａ〜３ｄ及びアドレスレジスタ４ａ
〜４ｄと、それぞれが２個のバンクに共用される書込み
データレジスタ５ａ。
５ｂと、オアゲート７．８と、関連の入出力信号線とを
備えている。
備えている。
バンク制御回路２は、中央処理装置などの他装置から動
作指令線Ｃを介して送出されてくる動作指令を解読する
。バンク制御回路２は、動作指令がブロック書込み指令
であれば、タイミング発生回路３３〜３ｄと、アドレス
レジスタ４ａ〜４ｄと、オアゲート５ａ、５ｂのそれぞ
れに１クロック周期Ｔの間隔で順次指令を発する。タイ
ミング発生回路３ａ〜３ｄは、第２図のタイミングチャ
ートに示すように、対応のバンクｌａ〜１ｄに１クロッ
ク周ＭＴずつ遅延した動作開始信号ＳＲＴを供給すると
共に、この動作開始信号ＳＲＴから更に１クロック周期
Ｔだけ遅延した書込み指示信号ＷＥを送出する。データ
線り上にクロック周期Ｔの間隔で転送されてくる書込み
データＷＤ （ＤＯ，Ｄｌ、Ｄ２．Ｄ３）は、第２図の
タイミングチャートに示すように、先頭の書込みデータ
ＤＯが書込みデータレジスタ５ａに２Ｔの期間にわたっ
て保持され、次のデータＤ１が書込みデータレジスタ５
ｂに２Ｔの期間にわたって保持される。
作指令線Ｃを介して送出されてくる動作指令を解読する
。バンク制御回路２は、動作指令がブロック書込み指令
であれば、タイミング発生回路３３〜３ｄと、アドレス
レジスタ４ａ〜４ｄと、オアゲート５ａ、５ｂのそれぞ
れに１クロック周期Ｔの間隔で順次指令を発する。タイ
ミング発生回路３ａ〜３ｄは、第２図のタイミングチャ
ートに示すように、対応のバンクｌａ〜１ｄに１クロッ
ク周ＭＴずつ遅延した動作開始信号ＳＲＴを供給すると
共に、この動作開始信号ＳＲＴから更に１クロック周期
Ｔだけ遅延した書込み指示信号ＷＥを送出する。データ
線り上にクロック周期Ｔの間隔で転送されてくる書込み
データＷＤ （ＤＯ，Ｄｌ、Ｄ２．Ｄ３）は、第２図の
タイミングチャートに示すように、先頭の書込みデータ
ＤＯが書込みデータレジスタ５ａに２Ｔの期間にわたっ
て保持され、次のデータＤ１が書込みデータレジスタ５
ｂに２Ｔの期間にわたって保持される。
また、３番目のデータＤ２は書込みデータレジスタ５ａ
に２Ｔの期間にわたって保持され、最後のデータＤ３は
書込みデータレジスタ５ｂに２Ｔの期間にわたって保持
される。書込みデータレジスタ５ａと５ｂとに２Ｔの期
間にわたって保持された書込みデータＤｏ−Ｄ３は、対
応のタイミング発生回路３ａ〜３ｄから順次供給される
動作開始信号ＳＲＴと書込み指示信号ＷＥに同期して順
次バンク１ａ〜１ｄに書込まれてゆく。
に２Ｔの期間にわたって保持され、最後のデータＤ３は
書込みデータレジスタ５ｂに２Ｔの期間にわたって保持
される。書込みデータレジスタ５ａと５ｂとに２Ｔの期
間にわたって保持された書込みデータＤｏ−Ｄ３は、対
応のタイミング発生回路３ａ〜３ｄから順次供給される
動作開始信号ＳＲＴと書込み指示信号ＷＥに同期して順
次バンク１ａ〜１ｄに書込まれてゆく。
なお、図示は省略されているが、アドレス信号線Ａ上に
１クロック周期Ｔの間隔で転送されてくるアドレスは、
対応のアドレスレジスタ４ａ〜４ｄに対応の動作開始信
号ＳＲＴと同一のタイミングで４Ｔの期間にわたって保
持され、対応のバンり１ａ〜１ｄのアドレス端子に供給
される。
１クロック周期Ｔの間隔で転送されてくるアドレスは、
対応のアドレスレジスタ４ａ〜４ｄに対応の動作開始信
号ＳＲＴと同一のタイミングで４Ｔの期間にわたって保
持され、対応のバンり１ａ〜１ｄのアドレス端子に供給
される。
このように、データのブロック書込みに際しては、一方
の書込みデータレジスタ５ａがバンクｌａとＩＣとの間
で共用されると共に、他方の書込みデータレジスタ５ｂ
がバンク１ｂと１ｄとの間で共用される。
の書込みデータレジスタ５ａがバンクｌａとＩＣとの間
で共用されると共に、他方の書込みデータレジスタ５ｂ
がバンク１ｂと１ｄとの間で共用される。
ブロック読出しの場合には、タイミング発生回路で書込
み指示信号ＷＥが発生されない点を除き叙述したブロッ
ク書込みの動作と同様である。また各バンクｌ ａ−ｍ
ｌ ｄから読出される読出しデータは、バンク制御回路
２の制御のちとにセレクタ６で順次選択され、４個の連
続データした読出しデータとして読出しデータ線０上に
出力される。
み指示信号ＷＥが発生されない点を除き叙述したブロッ
ク書込みの動作と同様である。また各バンクｌ ａ−ｍ
ｌ ｄから読出される読出しデータは、バンク制御回路
２の制御のちとにセレクタ６で順次選択され、４個の連
続データした読出しデータとして読出しデータ線０上に
出力される。
（発明の効果）
以上詳細に説明したように、本発明の記憶装置は、書込
みデータレジスタを複数個の書込みデータ間で共用させ
る構成であるから、書込みデータレジスタのハードウェ
ア量が低減され、これに伴う低コスト化が実現される。
みデータレジスタを複数個の書込みデータ間で共用させ
る構成であるから、書込みデータレジスタのハードウェ
ア量が低減され、これに伴う低コスト化が実現される。
第１図は本発明の一実施例に係わる記憶装置の構成を示
すブロック図、第２図は第１図の動作を説明するための
タイミングチャート、第３図は従来の記憶装置の構成を
示すブロック図、第４図は第３図の動作を説明するため
のタイミングチャートである。 １ａ〜１ｂ−・・バンク、２・・・バンク制御回路、３
ａ〜３ｄ・・・タイミング発生回路、４ａ〜４ｄ・・・
アドレスレジスタ、５ａ・・・バンク０と２とで共用さ
れる書込みデータレジスタ、５ｂ・・・バンク１と３と
で共用される書込みデータレジスタ、６・・・セレクタ
、Ｃ・・・動作指令信号線、Ａ・・・アドレス線、Ｄ・
・・書込みデータ線、Ｏ・・・読出しデータ線。
すブロック図、第２図は第１図の動作を説明するための
タイミングチャート、第３図は従来の記憶装置の構成を
示すブロック図、第４図は第３図の動作を説明するため
のタイミングチャートである。 １ａ〜１ｂ−・・バンク、２・・・バンク制御回路、３
ａ〜３ｄ・・・タイミング発生回路、４ａ〜４ｄ・・・
アドレスレジスタ、５ａ・・・バンク０と２とで共用さ
れる書込みデータレジスタ、５ｂ・・・バンク１と３と
で共用される書込みデータレジスタ、６・・・セレクタ
、Ｃ・・・動作指令信号線、Ａ・・・アドレス線、Ｄ・
・・書込みデータ線、Ｏ・・・読出しデータ線。
Claims (1)
- 【特許請求の範囲】 連続して転送されてくるｎ個（ｎは整数）の書込みデー
タのそれぞれを転送間隔よりも長い時間にわたって複数
個の書込みデータレジスタに保持しつつ順次ｎ個のバン
クに書込んでゆく記憶装置において、 前記各書込みデータレジスタは複数個の書込みデータ間
で共用されることを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10890789A JPH02287647A (ja) | 1989-04-27 | 1989-04-27 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10890789A JPH02287647A (ja) | 1989-04-27 | 1989-04-27 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02287647A true JPH02287647A (ja) | 1990-11-27 |
Family
ID=14496661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10890789A Pending JPH02287647A (ja) | 1989-04-27 | 1989-04-27 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02287647A (ja) |
-
1989
- 1989-04-27 JP JP10890789A patent/JPH02287647A/ja active Pending
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