JPH0217675A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0217675A JPH0217675A JP63168018A JP16801888A JPH0217675A JP H0217675 A JPH0217675 A JP H0217675A JP 63168018 A JP63168018 A JP 63168018A JP 16801888 A JP16801888 A JP 16801888A JP H0217675 A JPH0217675 A JP H0217675A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置に係り、特にＭＯ３型ＦＥＴ （絶
縁ゲート型電界効果トランジスタ）に関する。
縁ゲート型電界効果トランジスタ）に関する。
（従来の技術）
半導体基板の表面に選択的に形成された凸部を利用して
、例えば大官ｆｉＤＲＡＭ （ダイナミック型ランダム
アクセスメモリ）のメモリセル用のＭＯＳ）ランジスタ
を形成する技術は、既に本願出願人の出願に係る特願昭
６２−１９０８８４号により提案されている。上記出願
のＭＯＳトランジスタの形成方法は、例えば第３図（ａ
）乃至（ｄ）に示すようなものである。
、例えば大官ｆｉＤＲＡＭ （ダイナミック型ランダム
アクセスメモリ）のメモリセル用のＭＯＳ）ランジスタ
を形成する技術は、既に本願出願人の出願に係る特願昭
６２−１９０８８４号により提案されている。上記出願
のＭＯＳトランジスタの形成方法は、例えば第３図（ａ
）乃至（ｄ）に示すようなものである。
即ち、先ず、第３図（ａ）に示すように、Ｐ型シリコン
基板３０の表面にマスクパターン３２を形成し、このパ
ターン３２をマスクとしてＲＩＥ（反応性イオンエツチ
ング）法等により基板表面を異法的にエツチングするこ
とによって、基板表面に選択的に凸部３１を形成する。
基板３０の表面にマスクパターン３２を形成し、このパ
ターン３２をマスクとしてＲＩＥ（反応性イオンエツチ
ング）法等により基板表面を異法的にエツチングするこ
とによって、基板表面に選択的に凸部３１を形成する。
この後、上記ＲＩＥ用のマスクパターン３２を除去し、
第３図（ｂ）に示すように、基板上面の全面に厚さ２０
０人程度の熱酸化膜３３を熱酸化法により形成する。
第３図（ｂ）に示すように、基板上面の全面に厚さ２０
０人程度の熱酸化膜３３を熱酸化法により形成する。
次に、基板上面の全面に多結晶シリコン膜３４を厚さ４
０００人程度となるようにＣＶＤ （化学的気相成長）
法により堆積形成する。さらに、この多結晶シリコン膜
３４にリン拡散を行なってＮ＋トド−ングを行う。
０００人程度となるようにＣＶＤ （化学的気相成長）
法により堆積形成する。さらに、この多結晶シリコン膜
３４にリン拡散を行なってＮ＋トド−ングを行う。
次に、多結晶シリコン膜３４上に所定のマスクパターン
（図示せず）を形成し、このパターンをマスクとしてＲ
ＩＥ（反応性イオンエツチング）法等により多結晶シリ
コン膜３４を異法的にエツチングする。この場合、第３
図（Ｃ）に示すように、前記凸部３１の側面のうちの一
対の対向し合う側面部にゲート電極３５ａ、３５ｂとな
る多結晶シリコン膜を残すと共に、第４図に示すように
、上記ゲート電極３５ａ、３５ｂの下端部に連なるμ板
上面部の所定領域にゲート電極の引き出し部３５ｃとな
る多結晶シリコン膜を残す。
（図示せず）を形成し、このパターンをマスクとしてＲ
ＩＥ（反応性イオンエツチング）法等により多結晶シリ
コン膜３４を異法的にエツチングする。この場合、第３
図（Ｃ）に示すように、前記凸部３１の側面のうちの一
対の対向し合う側面部にゲート電極３５ａ、３５ｂとな
る多結晶シリコン膜を残すと共に、第４図に示すように
、上記ゲート電極３５ａ、３５ｂの下端部に連なるμ板
上面部の所定領域にゲート電極の引き出し部３５ｃとな
る多結晶シリコン膜を残す。
この後、上記ＲＩＥ用のマスクパターンを除去し、基板
上面にイオン注入用のマスクパターン（図示せず）を形
成し、このパターンをマスクとして前記凸部３１の先端
表面および凸部３１の底部の周辺で前記ゲート電極３５
ａ、３５ｂの下端近傍の基板表面の所定領域に基板３０
とは逆導電型の不純物イオン（例えばＡｓ÷）を注入す
る。
上面にイオン注入用のマスクパターン（図示せず）を形
成し、このパターンをマスクとして前記凸部３１の先端
表面および凸部３１の底部の周辺で前記ゲート電極３５
ａ、３５ｂの下端近傍の基板表面の所定領域に基板３０
とは逆導電型の不純物イオン（例えばＡｓ÷）を注入す
る。
従って、アニール処理を経ると、第３図（ｄ）に示すよ
うに、上記ゲート電極３５ ａ 、 ３５ ｂのト端近
傍の基板表面（凸部３１の先端部）にソースあるいはド
レイン領域となる第１の不純物拡散領域３６が形成され
、上記ゲート電極３５ａ１ｂ３５の下端近傍の基板表面
（凸部３１の底部の周辺部）にドレインあるいはソース
領域となる第２の不純物拡散領域３７ａ、３７ｂが形成
される。
うに、上記ゲート電極３５ ａ 、 ３５ ｂのト端近
傍の基板表面（凸部３１の先端部）にソースあるいはド
レイン領域となる第１の不純物拡散領域３６が形成され
、上記ゲート電極３５ａ１ｂ３５の下端近傍の基板表面
（凸部３１の底部の周辺部）にドレインあるいはソース
領域となる第２の不純物拡散領域３７ａ、３７ｂが形成
される。
なお、基板上面に層間絶縁膜（図示せず）を形成し、さ
らに上記絶縁膜にコンタクトホールを形成した後に金属
配線（図示せず）を形成し、前記第２の不純物拡散領域
３７ａ、３７ｂ相互を電気的に接続する。なお、第４図
において、３８ａ。
らに上記絶縁膜にコンタクトホールを形成した後に金属
配線（図示せず）を形成し、前記第２の不純物拡散領域
３７ａ、３７ｂ相互を電気的に接続する。なお、第４図
において、３８ａ。
３８ｂは第２の不純物拡散領域３７ａ、３７ｂ上のコン
タクト部、３９はゲート配線３５ｃ上のコンタクト部、
４０は第１の不純物拡散領域３６上のコンタクト部であ
る。
タクト部、３９はゲート配線３５ｃ上のコンタクト部、
４０は第１の不純物拡散領域３６上のコンタクト部であ
る。
上記のように形成された構造により、前記凸部３１の一
対の対向し合う側面部それぞれに縦方向に凸型（縦型）
ＭＯＳ）ランジスタが形成される。
対の対向し合う側面部それぞれに縦方向に凸型（縦型）
ＭＯＳ）ランジスタが形成される。
しかし、上記した凸型のＭＯＳ）ランジスタは、平面パ
ターンが２本のストライブ状に形成されているので、チ
ャネル幅Ｗを大きくして電流駆動能力の大きいトランジ
スタを形成しようとすると、チップ上の占有面積が大き
くなることから集積度が上がらなくなり、電流駆動能力
の大きいトランジスタを形成する上での制限が大きい。
ターンが２本のストライブ状に形成されているので、チ
ャネル幅Ｗを大きくして電流駆動能力の大きいトランジ
スタを形成しようとすると、チップ上の占有面積が大き
くなることから集積度が上がらなくなり、電流駆動能力
の大きいトランジスタを形成する上での制限が大きい。
特に、凸部３１の面積に対してゲート電極の引き出し部
３５ｃおよび凸部３１の底部の周辺部の第２の不純物拡
散領域３７ａ、３７ｂの面積の割合が大きくなる。
３５ｃおよび凸部３１の底部の周辺部の第２の不純物拡
散領域３７ａ、３７ｂの面積の割合が大きくなる。
（発明が解決しようとする課題）
本発明は、上記したように凸型のＭＯＳトランジスタは
平面パターンが２本のストライブ状に形成されているこ
とに起因して、チャネル幅Ｗを大きくして電流駆動能力
の大きいトランジスタを形成しようとすると、チップ上
の占有面積が大きくなることから集積度が上がらなくな
り、電流駆動能力の大きいトランジスタを形成する上で
の制限が大きいという問題点を解決すべくなされたもの
で、小さな面積でありながら凸型ＭＯ８）ランジスタの
チャネル幅を大きくとることができ、単位面積当たり電
流駆動能力の大きいＭＯＳ）ランジスタを高集積度で実
現し得る半導体装置を提供することを目的とする。
平面パターンが２本のストライブ状に形成されているこ
とに起因して、チャネル幅Ｗを大きくして電流駆動能力
の大きいトランジスタを形成しようとすると、チップ上
の占有面積が大きくなることから集積度が上がらなくな
り、電流駆動能力の大きいトランジスタを形成する上で
の制限が大きいという問題点を解決すべくなされたもの
で、小さな面積でありながら凸型ＭＯ８）ランジスタの
チャネル幅を大きくとることができ、単位面積当たり電
流駆動能力の大きいＭＯＳ）ランジスタを高集積度で実
現し得る半導体装置を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明の半導体装置は、半導体基板の表面に選択的に形
成された凸部の側面のうちの少なくとも対向し合う２個
の側面にそれぞれゲート酸化膜を介して対向するように
ゲート電極が形成され、上記凸部の先端表面にソースあ
るいはドレイン領域となる第１の不純物拡散領域が形成
され、前記凸部の底部の周辺で、かつ前記ゲート電極の
下端近傍の基板表面の所定領域にドレインあるいはソー
ス領域となる第２の不純物拡散領域が形成されている半
導体装置において、前記凸部の側面全体にゲート電極が
形成されていることを特徴とする。
成された凸部の側面のうちの少なくとも対向し合う２個
の側面にそれぞれゲート酸化膜を介して対向するように
ゲート電極が形成され、上記凸部の先端表面にソースあ
るいはドレイン領域となる第１の不純物拡散領域が形成
され、前記凸部の底部の周辺で、かつ前記ゲート電極の
下端近傍の基板表面の所定領域にドレインあるいはソー
ス領域となる第２の不純物拡散領域が形成されている半
導体装置において、前記凸部の側面全体にゲート電極が
形成されていることを特徴とする。
また、本発明の半導体装置は、前記凸部が所定領域の基
板表面の周りをほぼ取り囲む平面パターンを有すること
を特徴とする。
板表面の周りをほぼ取り囲む平面パターンを有すること
を特徴とする。
（作用）
凸部の側面全体にゲート電極が形成されているので、凸
部の各側面部にそれぞれ縦方向に凸型（縦型）ＭＯＳト
ランジスタが形成されている。
部の各側面部にそれぞれ縦方向に凸型（縦型）ＭＯＳト
ランジスタが形成されている。
従って、小さな面積でありながら凸型ＭＯＳトランジス
タのチャネル幅を大きくとることができ、単位面積当た
り電流駆動能力の大きいＭＯＳ）ランジスタを高集積度
で実現できる。
タのチャネル幅を大きくとることができ、単位面積当た
り電流駆動能力の大きいＭＯＳ）ランジスタを高集積度
で実現できる。
また、凸部の側面全体にゲート電極が形成されているの
で、凸部の側面のうち任意の部分から小面積のゲート電
極引き出し部を引き出すことが可能になり、凸部の面積
に対してゲート電極引き出し部の面積の割合が小さくて
済み、この点でも高集積化上有利である。
で、凸部の側面のうち任意の部分から小面積のゲート電
極引き出し部を引き出すことが可能になり、凸部の面積
に対してゲート電極引き出し部の面積の割合が小さくて
済み、この点でも高集積化上有利である。
また、前記凸部が所定領域の基板表面の周りをほぼ取り
囲む平面パターンを有すると、この平面パターンの切れ
目の箇所を介してパターン内側の前記第２の不純物拡散
領域とパターン外側の前記第２の不純物拡散領域とを連
続的に形成することによって、第２の不純物拡散領域に
対する配線のコンタクトが１箇所で済み、この配線の形
成が簡単になる。しかも、凸部の面積に対してその底部
の周辺部の第２の不純物拡散領域の面積の割合が小さく
て済む。
囲む平面パターンを有すると、この平面パターンの切れ
目の箇所を介してパターン内側の前記第２の不純物拡散
領域とパターン外側の前記第２の不純物拡散領域とを連
続的に形成することによって、第２の不純物拡散領域に
対する配線のコンタクトが１箇所で済み、この配線の形
成が簡単になる。しかも、凸部の面積に対してその底部
の周辺部の第２の不純物拡散領域の面積の割合が小さく
て済む。
また、上記平面パターンの内側の前記第２の不純物拡散
領域と外側の前記第２の不純物拡散領域とを連続的に形
成しないことによって、２個のＭＯＳトランジスタ（前
記パターン内側の第２の不純物拡散領域が一端となるＭ
ＯＳ）ランジスタと前記パターン外側の第２の不純物拡
散領域が一端となるＭＯＳ）ランジスタ）が直列に接続
されている状態の半導体装置を形成することができ、こ
の２個のＭＯＳ）ランジスタの各一端にそれぞれ独立に
電圧を印加して使用することが可能になる。
領域と外側の前記第２の不純物拡散領域とを連続的に形
成しないことによって、２個のＭＯＳトランジスタ（前
記パターン内側の第２の不純物拡散領域が一端となるＭ
ＯＳ）ランジスタと前記パターン外側の第２の不純物拡
散領域が一端となるＭＯＳ）ランジスタ）が直列に接続
されている状態の半導体装置を形成することができ、こ
の２個のＭＯＳ）ランジスタの各一端にそれぞれ独立に
電圧を印加して使用することが可能になる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図（ａ）は例えば大官ｆｌＤＲＡＭのメモリセル用
のＭＯＳトランジスタの平面パターンを示しており、そ
のＢ−Ｂ線に沿う断面を第１図（ｂ）に示している。こ
のＭＯＳ）ランジスタは、第３図（ａ）乃至（ｄ）を参
照して前述した工程に準じて形成される。ここで、１は
半導体基板、２は上記半導体基板１の表面に選択的に形
成され、所定領域の基板表面の周りをほぼ取り囲む平面
パターンを有する凸部、４は上記凸部２の側面全体にそ
れぞれゲート酸化膜３を介して対向するように形成され
ている不純物がドープされた多結晶シリコン膜からなる
ゲート電極、５は上記凸部２の先端表面に形成されてい
るソースあるいはドレイン領域用の第１の不純物拡散領
域、６ａおよび６ｂは前記凸部２の周辺で、かつ前記ゲ
ート電極４の下端近傍の基板表面の所定領域に形成され
ているドレインあるいはソース領域用の第２の不純物拡
散領域である。
のＭＯＳトランジスタの平面パターンを示しており、そ
のＢ−Ｂ線に沿う断面を第１図（ｂ）に示している。こ
のＭＯＳ）ランジスタは、第３図（ａ）乃至（ｄ）を参
照して前述した工程に準じて形成される。ここで、１は
半導体基板、２は上記半導体基板１の表面に選択的に形
成され、所定領域の基板表面の周りをほぼ取り囲む平面
パターンを有する凸部、４は上記凸部２の側面全体にそ
れぞれゲート酸化膜３を介して対向するように形成され
ている不純物がドープされた多結晶シリコン膜からなる
ゲート電極、５は上記凸部２の先端表面に形成されてい
るソースあるいはドレイン領域用の第１の不純物拡散領
域、６ａおよび６ｂは前記凸部２の周辺で、かつ前記ゲ
ート電極４の下端近傍の基板表面の所定領域に形成され
ているドレインあるいはソース領域用の第２の不純物拡
散領域である。
この場合、上記第２の不純物拡散領域６ａは前記平面パ
ターンの内側に形成されており、前記第２の不純物拡散
領域６ｂは前記平面パターンの外側に形成されており、
平面パターンの切れ目の箇所を介してパターン内側の第
２の不純物拡散領域６ａとパターン外側の第２の不純物
拡散領域６ｂとが連続的に形成されている。
ターンの内側に形成されており、前記第２の不純物拡散
領域６ｂは前記平面パターンの外側に形成されており、
平面パターンの切れ目の箇所を介してパターン内側の第
２の不純物拡散領域６ａとパターン外側の第２の不純物
拡散領域６ｂとが連続的に形成されている。
なお、前記ゲート電極４の下端部に連なる基板上面部の
所定領域にゲート電極４の引き出し部（図示せず）がゲ
ート電極４の形成工程と同時に形成されており、さらに
、基板上面に層間絶縁膜（図示せず）が形成され、上記
絶縁膜にコンタクトホールが形成され、この絶縁膜上に
アルミニウムなどの金属配線（図示せず）が形成されて
、前記第１の不純物拡散領域６ａおよび第２の不純物拡
散領域６ｂに接続されている。
所定領域にゲート電極４の引き出し部（図示せず）がゲ
ート電極４の形成工程と同時に形成されており、さらに
、基板上面に層間絶縁膜（図示せず）が形成され、上記
絶縁膜にコンタクトホールが形成され、この絶縁膜上に
アルミニウムなどの金属配線（図示せず）が形成されて
、前記第１の不純物拡散領域６ａおよび第２の不純物拡
散領域６ｂに接続されている。
７は前記第２の不純物拡散領域６ａ上の配線コンタクト
部であり、８は前記第１の不純物拡散領域５上の配線コ
ンタクト部である。
部であり、８は前記第１の不純物拡散領域５上の配線コ
ンタクト部である。
上記ＭＯ８）ランジスタによれば、凸部２の側面全体に
ゲート電極４が形成されているので、凸部２の各側面部
にそれぞれ縦方向に凸型（縦型）ＭＯＳトランジスタが
形成されている。
ゲート電極４が形成されているので、凸部２の各側面部
にそれぞれ縦方向に凸型（縦型）ＭＯＳトランジスタが
形成されている。
従って、小さな面積でありながら凸型ＭＯＳトジンジス
タのチャネル幅を大きくとることができ、単位面積当た
り電流駆動能力の大きいＭＯＳ）ランジスタを高集積度
で実現できる。また、凸部２の側面全体にゲート電極４
が形成されているので、凸部２の側面のうち任意の部分
（通常は、電極引き出しが容易な凸部２のパターン外面
側）から小面積のゲート電極の引き出し部を引き出すこ
とが可能になり、凸部２の面積に対してゲート電極引き
出し部の面積の割合が小さくて済み、この点でも高集積
化上有利である。
タのチャネル幅を大きくとることができ、単位面積当た
り電流駆動能力の大きいＭＯＳ）ランジスタを高集積度
で実現できる。また、凸部２の側面全体にゲート電極４
が形成されているので、凸部２の側面のうち任意の部分
（通常は、電極引き出しが容易な凸部２のパターン外面
側）から小面積のゲート電極の引き出し部を引き出すこ
とが可能になり、凸部２の面積に対してゲート電極引き
出し部の面積の割合が小さくて済み、この点でも高集積
化上有利である。
また、前記凸部２が所定領域の基板表面の周りをほぼ取
り囲む平面パターンを有し、この平面パターンの切れ目
の箇所を介してパターン内側の第２の不純物拡散領域６
ａとパターン外側の第２の不純物拡散領域６ｂとが連続
的に形成されていることによって、第２の不純物拡散領
域６ ａ ｓ ６ ｂに対する配線のコンタクトが１箇
所で済み、この配線の形成が簡単になる。しかも、凸部
２の面積に対してその底部の周辺部の第２の不純物拡散
領域６ａ、６ｂの面積の割合が小さくて済む。
り囲む平面パターンを有し、この平面パターンの切れ目
の箇所を介してパターン内側の第２の不純物拡散領域６
ａとパターン外側の第２の不純物拡散領域６ｂとが連続
的に形成されていることによって、第２の不純物拡散領
域６ ａ ｓ ６ ｂに対する配線のコンタクトが１箇
所で済み、この配線の形成が簡単になる。しかも、凸部
２の面積に対してその底部の周辺部の第２の不純物拡散
領域６ａ、６ｂの面積の割合が小さくて済む。
第２図（ａ）は、他の実施例に係るＭＯＳ）ランジスタ
の平面パターンを示しており、前記第１図（ａ）のＭＯ
Ｓトランジスタに比べて、凸部２の切れ目の間隔が狭く
なっており、パターン内側の第２の不純物拡散領域２６
ａとパターン外側の第２の不純物拡散領域２６ｂとが連
続的に形成されていない点が異なる。このような構成に
よれば、第２図（ｂ）に示すように、前記パターン内側
の第２の不純物拡散領域２６ａが一端となるＭＯＳトラ
ンジスタＴａと前記パターン外側の第２の不純物拡散領
域２６ｂが一端となるＭＯｓトランジスタＴｂとの２個
のＭＯＳ）ランジスタが直列に接続されている状態の半
導体装置を形成することができ、この２個のＭＯＳトラ
ンジスタＴａ。
の平面パターンを示しており、前記第１図（ａ）のＭＯ
Ｓトランジスタに比べて、凸部２の切れ目の間隔が狭く
なっており、パターン内側の第２の不純物拡散領域２６
ａとパターン外側の第２の不純物拡散領域２６ｂとが連
続的に形成されていない点が異なる。このような構成に
よれば、第２図（ｂ）に示すように、前記パターン内側
の第２の不純物拡散領域２６ａが一端となるＭＯＳトラ
ンジスタＴａと前記パターン外側の第２の不純物拡散領
域２６ｂが一端となるＭＯｓトランジスタＴｂとの２個
のＭＯＳ）ランジスタが直列に接続されている状態の半
導体装置を形成することができ、この２個のＭＯＳトラ
ンジスタＴａ。
Ｔｂの各一端にそれぞれ独立に電圧を印加して使用する
ことが可能になる。
ことが可能になる。
［発明の効果］
上述したように本発明の半導体装置によれば、小さな面
積でありながら凸型ＭＯＳ）ランジスタのチャネル幅を
大きくとることができ、単位面積当たり電流駆動能力の
大きいＭＯＳ）ランジスタを高集積度で実現ことができ
る。従って、本発明の半導体装置は大官ｆｆｉＤＲＡＭ
のメモリセル用のＭＯＳトランジスタなどに使用して効
果的である。
積でありながら凸型ＭＯＳ）ランジスタのチャネル幅を
大きくとることができ、単位面積当たり電流駆動能力の
大きいＭＯＳ）ランジスタを高集積度で実現ことができ
る。従って、本発明の半導体装置は大官ｆｆｉＤＲＡＭ
のメモリセル用のＭＯＳトランジスタなどに使用して効
果的である。
第１図（ａ）は本発明の半導体装置の一実施例の平面パ
ターンを示す図、第１図（ｂ）は第１図（ａ）中のＢ−
Ｂｆｉに沿う断面図、第２図（ａ）は本発明の半導体装
置の他の実施例の平面パターンを示す図、第２図（ｂ）
は第２図（ａ）のＭＯＳトランジスタの等価回路を示す
回路図、第３図（ａ）乃至（ｄ）は従来提案されている
ＭＯＳトランジスタの形成工程を示す断面図、第４図は
第３図（ｄ）に対応する平面パターン図である。 １・・・・・・半導体基板、２・・・・・・凸部、３・
・・・・・ゲート酸化膜、４・・・・・・ゲート電極、
５・・・・・・第１の不純物拡散領域、６ａ、６ｂ・・
・・・・第２の不純物拡散領域、７．８・・・・・・コ
ンタクト部。 出願人代理人 弁理士 鈴江武彦 第３図 第４図
ターンを示す図、第１図（ｂ）は第１図（ａ）中のＢ−
Ｂｆｉに沿う断面図、第２図（ａ）は本発明の半導体装
置の他の実施例の平面パターンを示す図、第２図（ｂ）
は第２図（ａ）のＭＯＳトランジスタの等価回路を示す
回路図、第３図（ａ）乃至（ｄ）は従来提案されている
ＭＯＳトランジスタの形成工程を示す断面図、第４図は
第３図（ｄ）に対応する平面パターン図である。 １・・・・・・半導体基板、２・・・・・・凸部、３・
・・・・・ゲート酸化膜、４・・・・・・ゲート電極、
５・・・・・・第１の不純物拡散領域、６ａ、６ｂ・・
・・・・第２の不純物拡散領域、７．８・・・・・・コ
ンタクト部。 出願人代理人 弁理士 鈴江武彦 第３図 第４図
Claims (3)
- （１）半導体基板の表面に選択的に形成された凸部の側
面のうちの少なくとも対向し合う２個の側面にそれぞれ
ゲート酸化膜を介して対向するようにゲート電極が形成
され、上記凸部の先端表面にソースあるいはドレイン領
域となる第１の不純物拡散領域が形成され、前記凸部の
底部の周辺で、かつ前記ゲート電極の下端近傍の基板表
面の所定領域にドレインあるいはソース領域となる第２
の不純物拡散領域が形成されている半導体装置において
、前記凸部の側面全体にゲート電極が形成されているこ
とを特徴とする半導体装置。 - （２）前記凸部は所定領域の基板表面の周りをほぼ取り
囲む平面パターンを有し、この平面パターンの内側に形
成されている前記第２の不純物拡散領域とパターンの外
側に形成されている前記第２の不純物拡散領域とが平面
パターンの切れ目の箇所を介して連続的に形成されてい
ることを特徴とする請求項１記載の半導体装置。 - （３）前記凸部は所定領域の基板表面の周りをほぼ取り
囲む平面パターンを有し、この平面パターンの内側に形
成されている前記第２の不純物拡散領域とパターンの外
側に形成されている前記第２の不純物拡散領域とが連続
的に形成されていないことを特徴とする請求項１記載の
半導体装置。
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Applications Claiming Priority (1)
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| JP63168018A JPH0770721B2 (ja) | 1988-07-06 | 1988-07-06 | 半導体装置 |
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Family Applications (1)
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