JPS5894035A - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
- Publication number
- JPS5894035A JPS5894035A JP56192640A JP19264081A JPS5894035A JP S5894035 A JPS5894035 A JP S5894035A JP 56192640 A JP56192640 A JP 56192640A JP 19264081 A JP19264081 A JP 19264081A JP S5894035 A JPS5894035 A JP S5894035A
- Authority
- JP
- Japan
- Prior art keywords
- program
- signal line
- connection
- data processing
- arithmetic unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
α） 発明の属する分野の説明
本発明は、データ処理システム、特にプログラムの命令
によりデータ処理装置の内部構成を可変とし得るように
したデータ処理システムに関するものである。
によりデータ処理装置の内部構成を可変とし得るように
したデータ処理システムに関するものである。
■ 従来の技術の説明
従来のむの種装置においては、レジスタ（副）、演算ユ
ニット（ＡＩＩＴ）、ユニットバス（ＢＵ８ ）相互間
の接続が固定されており、変更不可能のように構成され
ていたので、ベクトル演算のように多数のＡＬＵを並列
に実行させることにより処理速度を向上させ得る場合と
、ＡＬＵを直列に配置して連続的な演算を実行すること
により処理速度を向上させ得る場合といったようＫ、プ
ログラムで指示される演算内容が大きく変わった際に、
いずれか一方の演算において処理能力が低下するという
欠点があった。
ニット（ＡＩＩＴ）、ユニットバス（ＢＵ８ ）相互間
の接続が固定されており、変更不可能のように構成され
ていたので、ベクトル演算のように多数のＡＬＵを並列
に実行させることにより処理速度を向上させ得る場合と
、ＡＬＵを直列に配置して連続的な演算を実行すること
により処理速度を向上させ得る場合といったようＫ、プ
ログラムで指示される演算内容が大きく変わった際に、
いずれか一方の演算において処理能力が低下するという
欠点があった。
（３） 発明の目的
本発明は、これらの欠点を除去するため、１つ又は複数
のＢＥＧ、ＡＬＵ、ＢＵＳ 相互間の接続をプログラム
の命令により変更可能とし、プログラムで実行指示され
る演算内容に常に適合した内部構成で演算を実行し、処
理速度の向上を図ることを目的としており、以下図面に
ついて詳細に説明する。
のＢＥＧ、ＡＬＵ、ＢＵＳ 相互間の接続をプログラム
の命令により変更可能とし、プログラムで実行指示され
る演算内容に常に適合した内部構成で演算を実行し、処
理速度の向上を図ることを目的としており、以下図面に
ついて詳細に説明する。
（４） 発明の構成および作用の説明第１図は本発明
の実施例で、ＢＵＳが４本、ＡＬＵが２個、ＲＥＧが６
個存在する場合のものである。図中の符号１〜４はＢＵ
Ｓ１ないしＢＵＳ４．５〜８はＯＯＧとパスとを接続す
る信号線、９は接続制御部（ＯＯＧ）であってプログラ
ムの命令により、ＢＵＳ、ＲＢＧ、ＡＬＵ の入出力信
号線の相互接続を行うもの、ｌＯはプログラムの命令に
よりＢＵＳ、ＡＬＵ、ＲＥＧ相互間の接続変更を００Ｇ
Ｋ指示するための信号線、１１．１２．１５゜１６はＡ
ＬＵへの入力信号線、１３．１７はＡＬＵ ｌ 。
の実施例で、ＢＵＳが４本、ＡＬＵが２個、ＲＥＧが６
個存在する場合のものである。図中の符号１〜４はＢＵ
Ｓ１ないしＢＵＳ４．５〜８はＯＯＧとパスとを接続す
る信号線、９は接続制御部（ＯＯＧ）であってプログラ
ムの命令により、ＢＵＳ、ＲＢＧ、ＡＬＵ の入出力信
号線の相互接続を行うもの、ｌＯはプログラムの命令に
よりＢＵＳ、ＡＬＵ、ＲＥＧ相互間の接続変更を００Ｇ
Ｋ指示するための信号線、１１．１２．１５゜１６はＡ
ＬＵへの入力信号線、１３．１７はＡＬＵ ｌ 。
２であり、１４．１８はＡＬＵｌ、２の出力信号線、１
９〜２４はＲＥＧＩ〜ＲｇＧ６の出力信号線、３１〜３
６はＲＥＧｌ〜ＲＥＧ６への入力信号線、２５〜３０は
ＲＥＧＩ ５−ＢＥＧ６である。プログラムの命令にし
たがってＯＯＧへの接続を指示する信号線１０によって
、ＯＯＧへ接続されているＢＬＩＳ 、 ＲＢＧ 。
９〜２４はＲＥＧＩ〜ＲｇＧ６の出力信号線、３１〜３
６はＲＥＧｌ〜ＲＥＧ６への入力信号線、２５〜３０は
ＲＥＧＩ ５−ＢＥＧ６である。プログラムの命令にし
たがってＯＯＧへの接続を指示する信号線１０によって
、ＯＯＧへ接続されているＢＬＩＳ 、 ＲＢＧ 。
ＡＬＵの各入出力信号線をＣＯＧ内部で接続する。
００Ｇの一構成例を第２図、第３図に示す。第２図にお
いて、プログラムの命令によりＣＯＧの接続を指示する
信号（信号線１０）はデコーダ（ＤＩＸＪ）により復号
化され、ＤＥＯの出力信号３０１〜４３６の値が０又は
１にセットされる。この出力信号線は、ＢＵＳ、ＡＬＵ
、ＲｇＧからの出力信号線８〜２４とＢＵＳ、ＡＬＵ、
ＲＥＧへの入力信号Ｉ！８〜３１との交点１０１〜２３
６ の接続を各々制御する。第３図に交点１０１の構成
例を示す。交点１０１の制御を行う信号線３０１の値が
１の場合、ＡＮＤ回路５０１とＯＲ回路５０２とにより
、信号線１８と３１とが接続状態となる。信号線３０１
の値がＯのとき、信号線１８の値と無関係に信号線５０
３の値は０となり、信号線１８と３１の接続は断となる
。第２図の他の交点１０２〜２３６ も第３図と同様の
構成である。ＯＯＧは１ケ所に集中配置されている必要
はなく、データ処理装置内部に分散設置することも可能
である。このような構造になっているため、プロプラム
の命令による信号線１０により、ＡＬＵｌ、２を並列に
動作するように構成する場合、ＯＯＧ内部で信号線２４
と１５．２３と１６．１８と３３．２１と１１．２０と
１２．３６と１４．８と３１と２２．７と３２．６と３
４と１９．５と３５ をそれぞれ接続することにより第
４図に示す構成が実現され、ＢＵＳ １〜４からの入力
データによりＡＬ、Ｕｌ。
いて、プログラムの命令によりＣＯＧの接続を指示する
信号（信号線１０）はデコーダ（ＤＩＸＪ）により復号
化され、ＤＥＯの出力信号３０１〜４３６の値が０又は
１にセットされる。この出力信号線は、ＢＵＳ、ＡＬＵ
、ＲｇＧからの出力信号線８〜２４とＢＵＳ、ＡＬＵ、
ＲＥＧへの入力信号Ｉ！８〜３１との交点１０１〜２３
６ の接続を各々制御する。第３図に交点１０１の構成
例を示す。交点１０１の制御を行う信号線３０１の値が
１の場合、ＡＮＤ回路５０１とＯＲ回路５０２とにより
、信号線１８と３１とが接続状態となる。信号線３０１
の値がＯのとき、信号線１８の値と無関係に信号線５０
３の値は０となり、信号線１８と３１の接続は断となる
。第２図の他の交点１０２〜２３６ も第３図と同様の
構成である。ＯＯＧは１ケ所に集中配置されている必要
はなく、データ処理装置内部に分散設置することも可能
である。このような構造になっているため、プロプラム
の命令による信号線１０により、ＡＬＵｌ、２を並列に
動作するように構成する場合、ＯＯＧ内部で信号線２４
と１５．２３と１６．１８と３３．２１と１１．２０と
１２．３６と１４．８と３１と２２．７と３２．６と３
４と１９．５と３５ をそれぞれ接続することにより第
４図に示す構成が実現され、ＢＵＳ １〜４からの入力
データによりＡＬ、Ｕｌ。
ＡＬＵ２がそれぞれ並列動作可能となり、ベクトル演算
等の配列データ相互の高速演算が可能となる。
等の配列データ相互の高速演算が可能となる。
また、プログラムの命令による信号線１０により、ＡＬ
Ｕｌ、２を直列に動作するように構成する場合、００Ｇ
内部で信号線２４と１５．２３と１６．１８と３３゜２
２と１１．２１と１２．１４と３５．６と３１と２０．
５と３２゜７と３４を各々接続することにより第５図に
示す構成を実現することができ、複数データの連続的な
演爽の高速実行が可能となる。なお、第４図、第５図で
は説明の便宜上、ＣＯＧとその制御信号線１０、未接続
となるＲＥＧとその入出力信号線などは省略して示され
ている。本実施例はＲＥＧ 。
Ｕｌ、２を直列に動作するように構成する場合、００Ｇ
内部で信号線２４と１５．２３と１６．１８と３３゜２
２と１１．２１と１２．１４と３５．６と３１と２０．
５と３２゜７と３４を各々接続することにより第５図に
示す構成を実現することができ、複数データの連続的な
演爽の高速実行が可能となる。なお、第４図、第５図で
は説明の便宜上、ＣＯＧとその制御信号線１０、未接続
となるＲＥＧとその入出力信号線などは省略して示され
ている。本実施例はＲＥＧ 。
ＡＬＵ が各々６個と２個との如く少数の場合であるが
、多数のＢＥＧ、ＡＬＩＪ を用いて同様な構成を採る
ことにより、実行したい演算毎にＲ［Ｇ、入ＬＵ。
、多数のＢＥＧ、ＡＬＩＪ を用いて同様な構成を採る
ことにより、実行したい演算毎にＲ［Ｇ、入ＬＵ。
ＢＵＳ の組み合せを各種に変更することができ、デー
タ処理装置の内部構成がそれぞれに最適な形をとって演
算を実行させることが可能となりプログラム実行時間の
大幅な短縮が可能となる。
タ処理装置の内部構成がそれぞれに最適な形をとって演
算を実行させることが可能となりプログラム実行時間の
大幅な短縮が可能となる。
６） 効果の説明
以上説明したように本発明によれば、プログラムの命令
によりデータ処理装置の内部構成が変更可能であるため
各種の演算実行制御形態の異なるプログラム、例えばノ
イマン形計算機に適したプログラムと非ノイマン形計算
機に適したプログラムなどを同一のデータ処理システム
で効率を損わずに実行することが可能となる利点がある
。更に、データ処理装置をＬＳＩ化した場合、内部の構
成を変更することは不可能に近いが、本発明の構成を実
現することにより、例えＬＳＩ化されていても内部構成
の変更が可能となる利点もある。
によりデータ処理装置の内部構成が変更可能であるため
各種の演算実行制御形態の異なるプログラム、例えばノ
イマン形計算機に適したプログラムと非ノイマン形計算
機に適したプログラムなどを同一のデータ処理システム
で効率を損わずに実行することが可能となる利点がある
。更に、データ処理装置をＬＳＩ化した場合、内部の構
成を変更することは不可能に近いが、本発明の構成を実
現することにより、例えＬＳＩ化されていても内部構成
の変更が可能となる利点もある。
第１図は本発明の一実施例ブロック図、第２図は第１図
図示のＯＯＧの一実施例内部構成図、第３図はＯＯＧ内
部の接続回路の一実施例構成図、第４図はＯＯＧの接続
条件にもとづいて、２つの演算ユニットを並列に動作す
るよう接続した状態を説明する説明図、第５図は同じく
２つの演算ユニットを直列に動作するよう接続した状態
を説明する説明図を示す〇 図中、１〜４はデータ・パス（ＨＵＳ）、５〜８はデー
タ・パスと０００間の信号線、９は接続制御部（ＯＯＧ
）、ｌＯは接続制御信号線、１３．１７は演算ユニット
（ＡＬＵ）、２５〜３０はレジスタ（ＲＪＸ））。 ４１はデコーダを表わす。 特許出願人 日本電信電話公社 代理人弁理士 森 １） 寛
図示のＯＯＧの一実施例内部構成図、第３図はＯＯＧ内
部の接続回路の一実施例構成図、第４図はＯＯＧの接続
条件にもとづいて、２つの演算ユニットを並列に動作す
るよう接続した状態を説明する説明図、第５図は同じく
２つの演算ユニットを直列に動作するよう接続した状態
を説明する説明図を示す〇 図中、１〜４はデータ・パス（ＨＵＳ）、５〜８はデー
タ・パスと０００間の信号線、９は接続制御部（ＯＯＧ
）、ｌＯは接続制御信号線、１３．１７は演算ユニット
（ＡＬＵ）、２５〜３０はレジスタ（ＲＪＸ））。 ４１はデコーダを表わす。 特許出願人 日本電信電話公社 代理人弁理士 森 １） 寛
Claims (1)
- 【特許請求の範囲】 処理実行中のプログラム・アドレスまたは演算結果を含
むオペランド・データを格納する複数個の記憶部、１つ
または複数個の演算ユニット、上記記憶部と上記演算ユ
ニットとの１部または全部とを接続し得る１つまたは複
数個のデータ転送手段を少なくとも有するデータ処理シ
ステムにおいて、上記配憶部に対する入出力信号線と上
記演算ユニットに対する入出力信号線と上記データ転送
手段に対する入出力信号線とが集められてプログラムの
命令によりて上記各入出力信号線相互間の接続を変更可
能に制御する接続制御部をもうけ。 上記配憶部と演算ユニットと上記データ転送手段との間
の接続態様をプログラムの命令によって制御するよう構
成したことを特徴とするデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192640A JPS5894035A (ja) | 1981-11-30 | 1981-11-30 | デ−タ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192640A JPS5894035A (ja) | 1981-11-30 | 1981-11-30 | デ−タ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5894035A true JPS5894035A (ja) | 1983-06-04 |
Family
ID=16294606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56192640A Pending JPS5894035A (ja) | 1981-11-30 | 1981-11-30 | デ−タ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5894035A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6024634A (ja) * | 1983-07-21 | 1985-02-07 | Matsushita Electric Ind Co Ltd | デイジタル信号処理装置 |
| JPS6073736A (ja) * | 1983-09-29 | 1985-04-25 | Fujitsu Ltd | 情報処理装置 |
| JPS6074038A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | 情報処理装置 |
| JPS60235238A (ja) * | 1984-05-09 | 1985-11-21 | Nec Corp | 大規模集積回路 |
| JPH0228890A (ja) * | 1988-07-19 | 1990-01-30 | Hitachi Ltd | 信号処理回路 |
| JPH05189200A (ja) * | 1992-07-23 | 1993-07-30 | Matsushita Electric Ind Co Ltd | ディジタル信号処理装置 |
| JPH06131155A (ja) * | 1991-01-29 | 1994-05-13 | Analogic Corp | 再構成可能な順次処理装置 |
| JPH08234963A (ja) * | 1995-02-24 | 1996-09-13 | Nec Corp | 演算装置 |
| US6292881B1 (en) | 1998-03-12 | 2001-09-18 | Fujitsu Limited | Microprocessor, operation process execution method and recording medium |
| JP2007058571A (ja) * | 2005-08-24 | 2007-03-08 | Fujitsu Ltd | 回路および回路接続方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5690342A (en) * | 1979-12-20 | 1981-07-22 | Ibm | Processor |
-
1981
- 1981-11-30 JP JP56192640A patent/JPS5894035A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5690342A (en) * | 1979-12-20 | 1981-07-22 | Ibm | Processor |
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| US6292881B1 (en) | 1998-03-12 | 2001-09-18 | Fujitsu Limited | Microprocessor, operation process execution method and recording medium |
| JP2007058571A (ja) * | 2005-08-24 | 2007-03-08 | Fujitsu Ltd | 回路および回路接続方法 |
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