JPH0228938A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0228938A JPH0228938A JP63179729A JP17972988A JPH0228938A JP H0228938 A JPH0228938 A JP H0228938A JP 63179729 A JP63179729 A JP 63179729A JP 17972988 A JP17972988 A JP 17972988A JP H0228938 A JPH0228938 A JP H0228938A
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- Japan
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- emitter
- electrode
- base
- photoresist
- mask
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に係り、さらに詳し
くはへテロバイポーラトランジスタ（以下、ＨＢＴと略
す）のエミッタ電極およびベース電極の形成方法に関す
るものである。
くはへテロバイポーラトランジスタ（以下、ＨＢＴと略
す）のエミッタ電極およびベース電極の形成方法に関す
るものである。
第２図は、例えば文献（１９８７，ＩＥＥＥ ＭＴＴ−
５Ｄｉｇｅｓｔ ｐｐ、９６９−９７２）に示されてい
るようなＨＢＴのエミッタ、ベース電極の形成方法を示
す図である。
５Ｄｉｇｅｓｔ ｐｐ、９６９−９７２）に示されてい
るようなＨＢＴのエミッタ、ベース電極の形成方法を示
す図である。
ＨＢＴではＭＢＥ （分子線エピタキシー）法やＭＯＣ
ＶＤ （金属有機物熱分解気相成長）法等で、半導体基
板上に所望の厚さや組成を有するコレクタ層１、ベース
層２、エミッタ層３を形成したエピタキシャルウェハを
用いる。すなわち、エピタキシャルウェハ上に所望のパ
ターンサイズを有するエミッタ；極６をリフトオフ法等
で形成する（第２図（ａ）。その後、ベース電極を形成
するためエミッタ電極６自身をマスクとしてベース電極
形成領域のエミッタ層３をエツチングで除去した後（第
２図（ｂ）） 全面にベース金属９′を蒸着し、ベース
電極９を形成する（第２図（Ｃ））。
ＶＤ （金属有機物熱分解気相成長）法等で、半導体基
板上に所望の厚さや組成を有するコレクタ層１、ベース
層２、エミッタ層３を形成したエピタキシャルウェハを
用いる。すなわち、エピタキシャルウェハ上に所望のパ
ターンサイズを有するエミッタ；極６をリフトオフ法等
で形成する（第２図（ａ）。その後、ベース電極を形成
するためエミッタ電極６自身をマスクとしてベース電極
形成領域のエミッタ層３をエツチングで除去した後（第
２図（ｂ）） 全面にベース金属９′を蒸着し、ベース
電極９を形成する（第２図（Ｃ））。
ＨＢＴのベース電極９は外部ベース抵抗Ｒｂ低減の点か
らできる限りエミッタ電極６に近接して形成する必要が
ある。このため、従来は第２図に示すようにエミッタ電
極６自身をマスクとしてエミッタ層３をエツチング後、
ベース電極９をセルファラインで形成していた。この方
法によれば、ベース・エミッタ間隔ＬＥＢはほぼゼロに
なるほど近づけることができる。しかしベース電極９と
エミッタ電極６は、ベース金属９′とベース電極形成前
のエツチング深さの差で決まる距離△ｔしかはなれるこ
とができない。このため、ベース金属９′の厚さやエツ
チングの深さのバラツキ、さらにはベース金属９′がな
なめに蒸着されたりした場合、ベース、エミッタ両電極
がショートしてしまうという欠点があった。この距離△
ｔを増やすためには、エツチングの深さを深くすれば良
いが、そうするとエミッタ・ベース間のベース電極９の
ない部分が増し、外部ベース抵抗Ｒｂの増大をまねく。
らできる限りエミッタ電極６に近接して形成する必要が
ある。このため、従来は第２図に示すようにエミッタ電
極６自身をマスクとしてエミッタ層３をエツチング後、
ベース電極９をセルファラインで形成していた。この方
法によれば、ベース・エミッタ間隔ＬＥＢはほぼゼロに
なるほど近づけることができる。しかしベース電極９と
エミッタ電極６は、ベース金属９′とベース電極形成前
のエツチング深さの差で決まる距離△ｔしかはなれるこ
とができない。このため、ベース金属９′の厚さやエツ
チングの深さのバラツキ、さらにはベース金属９′がな
なめに蒸着されたりした場合、ベース、エミッタ両電極
がショートしてしまうという欠点があった。この距離△
ｔを増やすためには、エツチングの深さを深くすれば良
いが、そうするとエミッタ・ベース間のベース電極９の
ない部分が増し、外部ベース抵抗Ｒｂの増大をまねく。
また、金属をマスクとしてエツチングを行うと、良く知
られているように電気化学的作用により、金属マスク近
傍が図中、Ａで示す部分のように異常にエツチングされ
る。このため、ベース・エミッタ間隔ＬＥＢを短縮でき
ても結局外部ベース抵抗Ｒｂ等の特性が改善されない。
られているように電気化学的作用により、金属マスク近
傍が図中、Ａで示す部分のように異常にエツチングされ
る。このため、ベース・エミッタ間隔ＬＥＢを短縮でき
ても結局外部ベース抵抗Ｒｂ等の特性が改善されない。
（発明が解決しようとする課題）
上記のように従来の半導体装置の製造方法にあっては、
エミッタ・ベース間隔ＬＥＩＳを大きくすると異常エツ
チングにより外部ベース抵抗Ｒｈが増大し、小さくする
とショートしやすくなる等の問題点があった。
エミッタ・ベース間隔ＬＥＩＳを大きくすると異常エツ
チングにより外部ベース抵抗Ｒｈが増大し、小さくする
とショートしやすくなる等の問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、エミッタ・ベース間をショートさせること
なく、かつ異常エツチングによる外部ベース抵抗の増大
もなく、エミッタ・ベース間を十分短く形成することが
可能な半導体装置の製造方法を得ることを目的とするも
のである。
れたもので、エミッタ・ベース間をショートさせること
なく、かつ異常エツチングによる外部ベース抵抗の増大
もなく、エミッタ・ベース間を十分短く形成することが
可能な半導体装置の製造方法を得ることを目的とするも
のである。
この発明に係る半導体装置の製造方法は、エピタキシャ
ルウェハの厚いエミッタ層上にスペーサ層を形成し、こ
のスペーサ層をフォトレジストをマスクにしてエミッタ
電極用のパターニングを行い、このパターニングされた
スペーサ層をマスクにしてエミッタ層の一部をエツチン
グしてサイドエツチングされたエミッタリセス部を形成
し、このエミッタリセス部にリフトオフ法によりエミッ
タ電極を形成した後、全面にフォトレジストを塗布し、
その後、マスクを用いて写真製版、現像によりエミッタ
リセス部中のエミッタ電極のない部分にフォトレジスト
を残し、その後、スペーサ層のベース電極の形成領域を
除去し、エミッタリセス部に残したフォトレジストをマ
スクにしてエミッタ層をエツチング除去した後、ベース
電極をセルファラインで形成するものである。
ルウェハの厚いエミッタ層上にスペーサ層を形成し、こ
のスペーサ層をフォトレジストをマスクにしてエミッタ
電極用のパターニングを行い、このパターニングされた
スペーサ層をマスクにしてエミッタ層の一部をエツチン
グしてサイドエツチングされたエミッタリセス部を形成
し、このエミッタリセス部にリフトオフ法によりエミッ
タ電極を形成した後、全面にフォトレジストを塗布し、
その後、マスクを用いて写真製版、現像によりエミッタ
リセス部中のエミッタ電極のない部分にフォトレジスト
を残し、その後、スペーサ層のベース電極の形成領域を
除去し、エミッタリセス部に残したフォトレジストをマ
スクにしてエミッタ層をエツチング除去した後、ベース
電極をセルファラインで形成するものである。
この発明においては、エミッタリセス部のエミッタ電極
が形成されない部分にフォトレジストが残り、このフォ
トレジストをベース電ｇ 形成後に除去することにより
、ベース電極とエミッタ電極とは空間的に分離される。
が形成されない部分にフォトレジストが残り、このフォ
トレジストをベース電ｇ 形成後に除去することにより
、ベース電極とエミッタ電極とは空間的に分離される。
以下、この発明の一実施例を第１図（ａ）〜（ｇ）につ
いて説明する。第１図において、１〜３は第２図で説明
したものに対応するが、エミッタ層３は後で行うエツチ
ング工程で所望のサイドエッチ量が得られるような厚さ
をもつ。このようなエピタキシャルウェハを用い、まず
、クエへ表面に５ｉｎ２やＳｉＮ等の誘電茶腹あるいは
ＴｉやＷＳｉ等の金属膜よりなるスペーサ層４を形成し
た後、全面にフォトレジスト５を形成し、所望のエミッ
タ電極パターンが得られるように、写真製版によりパタ
ーニングする。その後、このフォトレジスト５によるレ
ジストパターンをマスクにして、反応性イオンエッチ（
ＲＩＥ）等により、スペーサ層４を除去する（第１図（
ａ））。その後、所望のサイドエッチ量ＬＸが得られる
深さまでエミッタ層３を等方性エツチングし、エミッタ
リセス部７を形成し、このエミッタリセス部７にエミッ
タ電極６をリフトオフ法で形成する（第１図（ｂ））。
いて説明する。第１図において、１〜３は第２図で説明
したものに対応するが、エミッタ層３は後で行うエツチ
ング工程で所望のサイドエッチ量が得られるような厚さ
をもつ。このようなエピタキシャルウェハを用い、まず
、クエへ表面に５ｉｎ２やＳｉＮ等の誘電茶腹あるいは
ＴｉやＷＳｉ等の金属膜よりなるスペーサ層４を形成し
た後、全面にフォトレジスト５を形成し、所望のエミッ
タ電極パターンが得られるように、写真製版によりパタ
ーニングする。その後、このフォトレジスト５によるレ
ジストパターンをマスクにして、反応性イオンエッチ（
ＲＩＥ）等により、スペーサ層４を除去する（第１図（
ａ））。その後、所望のサイドエッチ量ＬＸが得られる
深さまでエミッタ層３を等方性エツチングし、エミッタ
リセス部７を形成し、このエミッタリセス部７にエミッ
タ電極６をリフトオフ法で形成する（第１図（ｂ））。
次に、ベース電極形成のため全面にポジ型レジスト８を
塗布し、マスク９を用いて写真製版を行う。この際、エ
ミッタ・ベース間にはマスクは不要（セルフアライメン
ト）である（第１図（Ｃ））。次に現像を行うと、スペ
ーサ層４でマスキングされたエミッタリセス部７のベー
ス電極６の形成されない所は光があたらないため、現像
後もフォトレジスト８′ として残っている（第１図（
ｄ））。次いでフォトレジスト８をマスクにスペーサ層
４をＲＩＥやウェットエツチング法により除去し、次い
でエミッタリセス部７に残ったフォトレジスト８′をマ
スクにしてエミッタ層３をエツチング除去する（第１図
（ｅ））。
塗布し、マスク９を用いて写真製版を行う。この際、エ
ミッタ・ベース間にはマスクは不要（セルフアライメン
ト）である（第１図（Ｃ））。次に現像を行うと、スペ
ーサ層４でマスキングされたエミッタリセス部７のベー
ス電極６の形成されない所は光があたらないため、現像
後もフォトレジスト８′ として残っている（第１図（
ｄ））。次いでフォトレジスト８をマスクにスペーサ層
４をＲＩＥやウェットエツチング法により除去し、次い
でエミッタリセス部７に残ったフォトレジスト８′をマ
スクにしてエミッタ層３をエツチング除去する（第１図
（ｅ））。
その後、全面にベース金属１０’ を形成しリフトオフ
法によりベース電極１０を形成する（第１図（ｆ）、（
ｇ））。
法によりベース電極１０を形成する（第１図（ｆ）、（
ｇ））。
上記の方法によれば、ベース電極１０の形成に際して行
うエミッタ層３のエツチングにおいて、エミッタサイド
のマスクは、エミッタリセス部７サイドに残ったフォト
レジスト８′であるため、従来のような金属マスクによ
る異常エツチングは発生しない。また、エミッタ電極６
とベース電極１０はエミッタリセス部７サイドに残した
フォトレジスト８′で必ず空間的に分離されるため、従
来のようにエツチング深さや金属膜の厚さや蒸着角度で
電極間がショートする心配はない。さらに、エミッタ・
ベース間距離Ｌｒ、ａはエミッタリセス部７サイドのレ
ジスト幅ＬＩＸｓつまりエミッタリセス部７のサイドエ
ッチ量でコントロールできるので、特に高度な技術を用
いなくても通常のウェットエツチングやＲＩＥ等により
サブミクロンオーダのコントロールが可能である。
うエミッタ層３のエツチングにおいて、エミッタサイド
のマスクは、エミッタリセス部７サイドに残ったフォト
レジスト８′であるため、従来のような金属マスクによ
る異常エツチングは発生しない。また、エミッタ電極６
とベース電極１０はエミッタリセス部７サイドに残した
フォトレジスト８′で必ず空間的に分離されるため、従
来のようにエツチング深さや金属膜の厚さや蒸着角度で
電極間がショートする心配はない。さらに、エミッタ・
ベース間距離Ｌｒ、ａはエミッタリセス部７サイドのレ
ジスト幅ＬＩＸｓつまりエミッタリセス部７のサイドエ
ッチ量でコントロールできるので、特に高度な技術を用
いなくても通常のウェットエツチングやＲＩＥ等により
サブミクロンオーダのコントロールが可能である。
（発明の効果）
以上説明したようにこの発明は、エピタキシャルウェハ
のエミッタ層上にスペーサ層を形成し、このスペーサ層
をエミッタ電極用にパターニングし、このスペーサ層の
パターニングをマスクにしてエミッタ層の一部をエツチ
ングしてサイドエツチングされたエミッタリセス部を形
成し、このエミッタリセス部にリフトオフ法によりエミ
ッタ電極を形成した後、全面にフォトレジストを塗布し
、その後写真製版、現像によりフォトレジストをパター
ニングし、その後、スペーサ層のベース電極の形成領域
を除去し、次いで、エミッタリセス部に残したフォトレ
ジストをマスクにしてエミッタ層をエツチング除去した
後、ベース電極をセルファラインで形成するようにした
ので、ＨＢＴのベース電極の形成に際し、エミッタ層の
エツチングマスクにエミッタリセスサイドに残したフォ
トレジストを利用できる。したがって、従来のように金
属マスクを用いるのと異なり、異常エツチングやエミッ
タ・ベース電極間のショートを防げるだけでなく、ベー
ス電極をエミッタ電極に対してセルファラインで形成で
きるため、外部ベース抵抗の少ない高性能なＨＢＴが得
られる。
のエミッタ層上にスペーサ層を形成し、このスペーサ層
をエミッタ電極用にパターニングし、このスペーサ層の
パターニングをマスクにしてエミッタ層の一部をエツチ
ングしてサイドエツチングされたエミッタリセス部を形
成し、このエミッタリセス部にリフトオフ法によりエミ
ッタ電極を形成した後、全面にフォトレジストを塗布し
、その後写真製版、現像によりフォトレジストをパター
ニングし、その後、スペーサ層のベース電極の形成領域
を除去し、次いで、エミッタリセス部に残したフォトレ
ジストをマスクにしてエミッタ層をエツチング除去した
後、ベース電極をセルファラインで形成するようにした
ので、ＨＢＴのベース電極の形成に際し、エミッタ層の
エツチングマスクにエミッタリセスサイドに残したフォ
トレジストを利用できる。したがって、従来のように金
属マスクを用いるのと異なり、異常エツチングやエミッ
タ・ベース電極間のショートを防げるだけでなく、ベー
ス電極をエミッタ電極に対してセルファラインで形成で
きるため、外部ベース抵抗の少ない高性能なＨＢＴが得
られる。
第１図はこの発明の一実施例を示す工程断面図、第２図
は従来の製造工程を示す断面図である。 図において、１はコレクタ層、２はベース層、３はエミ
ッタ層、４はスペーサ層、５はフォトレジスト、６はエ
ミッタ電極、７はエミッタリセス部、８はポジ型フォト
レジスト、８′はエミッタリセス部に残ったフォトレジ
スト、９は写真製版用のマスク、１０はベース電極であ
る。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 堰 雄 （外２名）第 図 そ の ９：革具製版用のマスク 第 図 第 図そ の Ｕ ベースｉｌ！掻
は従来の製造工程を示す断面図である。 図において、１はコレクタ層、２はベース層、３はエミ
ッタ層、４はスペーサ層、５はフォトレジスト、６はエ
ミッタ電極、７はエミッタリセス部、８はポジ型フォト
レジスト、８′はエミッタリセス部に残ったフォトレジ
スト、９は写真製版用のマスク、１０はベース電極であ
る。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 堰 雄 （外２名）第 図 そ の ９：革具製版用のマスク 第 図 第 図そ の Ｕ ベースｉｌ！掻
Claims (1)
- 厚いエミッタ層を有するエピタキシャルウェハ上に、
誘電体または金属からなるスペーサ層を形成し、このス
ペーサ層をフォトレジストをマスクにしてエミッタ電極
用のパターニングを行う工程、前記スペーサ層をマスク
にしてエミッタ層の一部をエッチングし、所望のサイド
エッチ量を得てエミッタリセス部を形成した後、スペー
サリフトオフによりエミッタ電極を形成する工程、フォ
トレジストを全面に塗布し、マスクを用いて露光、現像
を行いエッチングされたエミッタリセス部中のエミッタ
電極のない部分にフォトレジストを残す工程、前記スペ
ーサ層のベース電極の形成領域を除去した後、この部分
のエミッタ層を前記エミッタリセス部内に残したフォト
レジストをマスクにしてエッチングし、ベース層にベー
ス電極を前記エミッタ電極に対してセルファラインに形
成する工程からなることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179729A JPH0228938A (ja) | 1988-07-18 | 1988-07-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179729A JPH0228938A (ja) | 1988-07-18 | 1988-07-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0228938A true JPH0228938A (ja) | 1990-01-31 |
Family
ID=16070850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63179729A Pending JPH0228938A (ja) | 1988-07-18 | 1988-07-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0228938A (ja) |
-
1988
- 1988-07-18 JP JP63179729A patent/JPH0228938A/ja active Pending
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