JPH03108330A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03108330A JPH03108330A JP24592289A JP24592289A JPH03108330A JP H03108330 A JPH03108330 A JP H03108330A JP 24592289 A JP24592289 A JP 24592289A JP 24592289 A JP24592289 A JP 24592289A JP H03108330 A JPH03108330 A JP H03108330A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法、特に半導体装置の
段差部上の被エツチング材料を有効にエツチング除去（
異方性エツチング）する方法に関するものである。
段差部上の被エツチング材料を有効にエツチング除去（
異方性エツチング）する方法に関するものである。
第２図ａ〜ｂは従来の半導体装置の製造方法の主要工程
を示す断面図である。
を示す断面図である。
図において、１は半導体基板、２はポリシリコン膜、３
はＭｏなどのシリサイド膜、４はレジスト膜であり、７
はエツチング残渣である。そして、第２図ａはポリシリ
コン膜２およびＭｏ等のシリサイド膜３を成膜し、所望
のレジストパターンを形成したところを示す断面図であ
り、第２図すはエツチング後の断面図を示す。
はＭｏなどのシリサイド膜、４はレジスト膜であり、７
はエツチング残渣である。そして、第２図ａはポリシリ
コン膜２およびＭｏ等のシリサイド膜３を成膜し、所望
のレジストパターンを形成したところを示す断面図であ
り、第２図すはエツチング後の断面図を示す。
次に、従来の製造方法について説明する。ここでは、特
にゲート部の形成方法について説明する。
にゲート部の形成方法について説明する。
まず、シリコン基板１内にウェル形成などの工程を経た
後、ポリシリコン膜２を成膜し、ゲート電極の材料とな
るシリサイドＭ３を成膜する。その後、レジスト膜４を
塗布し露光・現像工程により所望のレジストパターンを
形成する。更に該レジストパターンをマスクとし、エツ
チングを行いゲート部６を形成する。このとき、高精度
の寸法制御を必要とするため、リアクティブイオンエツ
チング（ＲＩＥ）などの異方性エツチングを行う。
後、ポリシリコン膜２を成膜し、ゲート電極の材料とな
るシリサイドＭ３を成膜する。その後、レジスト膜４を
塗布し露光・現像工程により所望のレジストパターンを
形成する。更に該レジストパターンをマスクとし、エツ
チングを行いゲート部６を形成する。このとき、高精度
の寸法制御を必要とするため、リアクティブイオンエツ
チング（ＲＩＥ）などの異方性エツチングを行う。
この様にして、レジストパターンよりのシフト量が少な
いゲートパターンを得る。
いゲートパターンを得る。
従来の半導体装置の製造方法は以上の様に構成されてい
るので、特に段差部においてはポリシリコンｌｌＩ２．
シリサイド膜３等の膜厚が厚くなるために、基板表面に
対し均一に進行する異方性エツチングを行うと、エツチ
ング残渣７が発生する。
るので、特に段差部においてはポリシリコンｌｌＩ２．
シリサイド膜３等の膜厚が厚くなるために、基板表面に
対し均一に進行する異方性エツチングを行うと、エツチ
ング残渣７が発生する。
このエツチング残渣７を除去するために、追加エツチン
グやウェットエツチングなどの方法を行うが、膜下地へ
のダメージや、サイドエッチにより所望するパターンの
寸法制御が困難になるなどの問題点があった。
グやウェットエツチングなどの方法を行うが、膜下地へ
のダメージや、サイドエッチにより所望するパターンの
寸法制御が困難になるなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、段差部でのエツチング残渣を無くし、高精度
な寸法制御を可能とし、所望のパターンを得る半導体装
置の製造方法を提供することを目的とする。
たもので、段差部でのエツチング残渣を無くし、高精度
な寸法制御を可能とし、所望のパターンを得る半導体装
置の製造方法を提供することを目的とする。
この発明に係る半導体装置の製造方法は、半導体基板上
に形成された絶縁膜や導電膜等に対して、写真製版及び
エツチングを行い、所望のパターンを形成する方法にお
いて、 段差部上の被エツチング材料のみを露出させる耐エツチ
ング被膜を形成し、段差部上の被エツチング材料を所望
量先行エツチングした後、所望のパターンをレジストに
て形成してエツチングすることを特徴とする半導体装置
の製造方法。
に形成された絶縁膜や導電膜等に対して、写真製版及び
エツチングを行い、所望のパターンを形成する方法にお
いて、 段差部上の被エツチング材料のみを露出させる耐エツチ
ング被膜を形成し、段差部上の被エツチング材料を所望
量先行エツチングした後、所望のパターンをレジストに
て形成してエツチングすることを特徴とする半導体装置
の製造方法。
この発明の半導体装置の製造方法においては、段差部の
みを露出する耐エツチング被膜を形成し、先行エツチン
グすることにより、被エツチング材料の膜厚を均一にす
る。その後、平坦部をエツチングすることにより、段差
部のエツチング残渣を有しない所望のパターンを得るこ
とができる。
みを露出する耐エツチング被膜を形成し、先行エツチン
グすることにより、被エツチング材料の膜厚を均一にす
る。その後、平坦部をエツチングすることにより、段差
部のエツチング残渣を有しない所望のパターンを得るこ
とができる。
以下、この発明の一実施例を第１図ａ ％ Ｃについて
説明する０図において、１は半導体基板、２はポリシリ
コン膜、３はＭＯ等のシリサイド膜、４はレジスト膜、
５は耐エツチング被膜である。
説明する０図において、１は半導体基板、２はポリシリ
コン膜、３はＭＯ等のシリサイド膜、４はレジスト膜、
５は耐エツチング被膜である。
次に、製造方法について説明する。ここでは、従来と同
様ゲート部の形成方法を例に挙げて説明する。
様ゲート部の形成方法を例に挙げて説明する。
まず、第１図ａに示すように、シリコン基板１上にポリ
シリコン膜２及びシリサイド膜３を形成した後、例えば
薄いレジスト膜なる耐エツチング被膜５を塗布形成し、
段差部のみを露出させる。
シリコン膜２及びシリサイド膜３を形成した後、例えば
薄いレジスト膜なる耐エツチング被膜５を塗布形成し、
段差部のみを露出させる。
さらにゲート形成のためレジスト膜４によりレジストパ
ターンを形成する。
ターンを形成する。
次に、第１図すに示すように、耐エツチング被１１［５
をマスクとして異方性エツチングを行い、露出された段
差部のみエツチングする。ここで、シリサイド膜３と一
層目の薄いレジスト膜である耐エツチング被膜５との選
択比により、所望のレジストパターン下以外の耐エツチ
ング被膜らを除去した状態で、段差部のみ所望量エツチ
ングする。
をマスクとして異方性エツチングを行い、露出された段
差部のみエツチングする。ここで、シリサイド膜３と一
層目の薄いレジスト膜である耐エツチング被膜５との選
択比により、所望のレジストパターン下以外の耐エツチ
ング被膜らを除去した状態で、段差部のみ所望量エツチ
ングする。
さらに、第１図Ｃに示すように、異方性エツチングを行
いゲート形成のためのレジストパターン部を除いて均一
な膜厚となった平坦部をジャストエツチングする。
いゲート形成のためのレジストパターン部を除いて均一
な膜厚となった平坦部をジャストエツチングする。
上記実施例によれば、段差部のみ先行エツチングされる
ので、異方性エツチングにより発生する段差部で生じる
エツチング残渣を防ぐことができる。
ので、異方性エツチングにより発生する段差部で生じる
エツチング残渣を防ぐことができる。
以上の様にこの発明によれば、段差部のみを露出させ先
行エツチングした後、平坦部をエツチングしたので、ジ
ャストエツチングでのエツチング残渣を防ぎ、追加エツ
チングやウェットエツチングなどによるサイドエツチン
グなどを不要とするとかでき、高精度の寸法制御が可能
となる。
行エツチングした後、平坦部をエツチングしたので、ジ
ャストエツチングでのエツチング残渣を防ぎ、追加エツ
チングやウェットエツチングなどによるサイドエツチン
グなどを不要とするとかでき、高精度の寸法制御が可能
となる。
第１図ａ −ｃはこの発明の一実施例による半導体装置
の製造方法を示す主要工程断面図、第２図ａ −ｂは従
来の半導体装置の製造方法を示す断面図である。 図中、１は半導体基板、２はポリシリコン膜、３はシリ
サイド膜、４はレジスト膜、５は耐エツチング被膜であ
る。 なお、図中同一符号は同−又は相当部分を示す。
の製造方法を示す主要工程断面図、第２図ａ −ｂは従
来の半導体装置の製造方法を示す断面図である。 図中、１は半導体基板、２はポリシリコン膜、３はシリ
サイド膜、４はレジスト膜、５は耐エツチング被膜であ
る。 なお、図中同一符号は同−又は相当部分を示す。
Claims (1)
- 半導体基板上に形成された絶縁膜や導電膜に対して、写
真製版及びエッチングを行い、所望のパターンを形成す
る半導体装置の製造方法において、段差部の被エッチン
グ材料のみを露出させる耐エッチング被膜を形成し、段
差部の被エッチング材料を所望量先行エッチングした後
、所望のパターンをレジストにて形成してエッチングす
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24592289A JPH03108330A (ja) | 1989-09-20 | 1989-09-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24592289A JPH03108330A (ja) | 1989-09-20 | 1989-09-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03108330A true JPH03108330A (ja) | 1991-05-08 |
Family
ID=17140842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24592289A Pending JPH03108330A (ja) | 1989-09-20 | 1989-09-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03108330A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010187696A (ja) * | 2010-04-27 | 2010-09-02 | Iseki & Co Ltd | 脱穀機 |
| JP2011188865A (ja) * | 2011-05-30 | 2011-09-29 | Iseki & Co Ltd | 脱穀機 |
| JP2012089902A (ja) * | 1995-01-31 | 2012-05-10 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| US8674421B2 (en) | 1995-01-31 | 2014-03-18 | Fujitsu Semiconductor Limited | Semiconductor device |
-
1989
- 1989-09-20 JP JP24592289A patent/JPH03108330A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012089902A (ja) * | 1995-01-31 | 2012-05-10 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| US8674421B2 (en) | 1995-01-31 | 2014-03-18 | Fujitsu Semiconductor Limited | Semiconductor device |
| JP2010187696A (ja) * | 2010-04-27 | 2010-09-02 | Iseki & Co Ltd | 脱穀機 |
| JP2011188865A (ja) * | 2011-05-30 | 2011-09-29 | Iseki & Co Ltd | 脱穀機 |
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