JPH02290019A - 電極配線構造体と半導体集積回路装置の製造方法 - Google Patents

電極配線構造体と半導体集積回路装置の製造方法

Info

Publication number
JPH02290019A
JPH02290019A JP2022422A JP2242290A JPH02290019A JP H02290019 A JPH02290019 A JP H02290019A JP 2022422 A JP2022422 A JP 2022422A JP 2242290 A JP2242290 A JP 2242290A JP H02290019 A JPH02290019 A JP H02290019A
Authority
JP
Japan
Prior art keywords
barrier metal
insulating film
contact
interlayer insulating
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022422A
Other languages
English (en)
Inventor
Tsutomu Fujita
勉 藤田
Toyokazu Fujii
藤居　豊和
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of JPH02290019A publication Critical patent/JPH02290019A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
    • H10W20/033—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers in openings in dielectrics
    • H10W20/037—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers in openings in dielectrics the barrier, adhesion or liner layers being on top of a main fill metal
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
    • H10P14/42—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials using a gas or vapour
    • H10P14/43—Chemical deposition, e.g. chemical vapour deposition [CVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
    • H10W20/033—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers in openings in dielectrics
    • H10W20/034—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers in openings in dielectrics bottomless barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
    • H10W20/033—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers in openings in dielectrics
    • H10W20/036—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers in openings in dielectrics the barrier, adhesion or liner layers being within a main fill metal
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/425—Barrier, adhesion or liner layers

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は浅い接合上に形成された　高アスペクト比の微
細なコンタクトに対し　コンタクト抵抗が低くかつ接合
リークを抑制した電極配線構造体とその構造体を用いた
半導体集積回路装置の製造方法に関するものである。
従来の技術 コンタクトサイズが微細になり、アスペクト比（コンタ
クトの縦／横）が大きくなると、以下の問題が発生ずる
ことが知られている。第１に（よシリコンを含有したア
ルミ配線を単結晶シリコンへのコンタクトに対する電極
として用いると、　シンターエ程において、シリコン析
出のためコンタクト抵抗が高くなる問題である。第２に
（よ　アスペクト比が高くなると、従来から用いられて
いるスパッタによる電極構成で（未　金属がコンタクト
内部に入らなくなり、断線する問題である。以上の問題
を解決する手段として、Ｃ　Ｖ　Ｄ　（Ｃｈｅｍｉｃａ
ｌＶａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ気相成長法）法に
よる選択タングステン（Ｗ）の埋込技術（アイ　イ　デ
ィ　エム（ＩＥＤＭ）８７９−５　Ａ　Ｈｉｇｈｌｙ　
Ｒｅｌｉａｂｌｅ　ＣＶＤ−Ｗ　Ｕｔｉｌｚｉｎｇ　Ｓ
ｉＨ４　Ｒｅｄｕｃｔｉｏｎ　ｆｏｒＶＬｓＩ　ｃｏｎ
ｔａｃｔｓ）がよく知られておりこの例を第４図に示す
。この図において、　９はシリコン基板１０はｎ゛の高
濃度の拡敗恩１１は層間絶縁風１２はコンタクト、１３
はＣＶＤ法により選択的に埋込まれたタングステン、１
５はアルミ電狐５０はＣＶＤＷ１３と絶縁膜１１の界面
である。
この図において、タングステンｌ３がコンタクト１２に
埋込まれているのでアスペクト比が１を越えるコンタク
トに対してもこのアスペクト比が改善され　アルミ電極
ｌ５が断線することなく形成される。
発明が解決しようとする課題 しかしながら、　シンター工程を行なうと、タングステ
ン１３と絶＠膜１１の界面Ｉ７からアルミが拡散し　拡
散層ＩＯとタングステン１３とアルミの反応により拡散
層ｌＯへ迄アルミが進入し　接合を破壊する問題が発生
する。この場合、ＣＶＤＷ１３からの表面１４からはア
ルミはほとんど拡散しない。これはＣＶＤＷ１３はアル
ミに対しては充分なバリア効果を持っているからである
。次に　シンタ一時においてシリコンへのアルミの侵入
を防ぐ方法として、スパッタ法によるバリアメタルがよ
く使われている。しかしながらこの方法では　アスペク
ト比１を越えるコンタク１・に対しては　段差被覆性が
悪く、その効果が期待出来な’ｌ′Ｉｏ　　この例を第
５図に示す。この図において１７はシリコン基板、１８
は高濃度の拡散匝１９は層間絶縁Ｉｌｌ　　２０はアス
ペクト比が１を越えるコンタクト、２１はスパック法に
よるバリアメタルでＴｉＮ　（チタンナイトライド）、
２３はアルミ電極である。　この図からわかるように　
アスペクト比が１を越えるコンタクト２０においてζ友
　バリアメタル２１−１が断線して、コンタクトの電極
配線が形成されない。以上述べた問題（よ　コンタクト
下の接合層が浅くなるほどミ　かつコンタクトのアスペ
クト比が大きくなるほとミ顕著となる。本発明（上　上
記問題点に鑑へ　浅い拡散層を有する高アスペクトの微
細なコンタクトに対し　コンタクト抵抗が低く、かつ接
合リークの発生しない電極配線構造体と、その構造体を
用いた半導体集積回路装置の製造方法を提供することを
目的とする。
課題を解決するための手段 上記目的を達成するためＥ　　本発明の電極配線構造体
は０．２μｍ以下の接合深さの拡散層を有する半導体基
板上に形成された層間絶縁膜と、この層間絶縁膜に設け
られ　前記不純物領域に至るコンタクトと、　このコン
タクト内の拡散層上に形成されたＣＶＤタングステンと
、　このＣＶＤタングステンの表面上における前記ＣＶ
Ｄタングステンと層間絶縁膜との界面を被覆するバリア
メタルと、バリアメタル上に堆積された純アルミ又はア
ルミ合金からなる電極配線とを備えたものである。また
本発明の半導体集積回路装置の製造方法＋ｔ　　ｏ．２
μｍ以下の接合深さの不純物領域を有する半導体基板上
に形成された層間絶縁膜に設けたコンタクトにおいて、
ＣＶＤ法によりタングステンを前記コンタクト内の不純
物領域上に選択的に形成する工程と、前記タングステン
の表面上にバリアメタルを形成して、前記タングステン
と層間絶縁膜との界面を被覆する工程と、このバリアメ
タル上に純アルミ又はアルミ合金を堆積し電極配線を形
成する工程と、その後４００℃以上の熱処理を行なう工
程とを備えたものである。
作用 本発明の電極配線構造体及び半導体集積回路装置の製造
方法は上述の構成により、Ｗの表面上におけるこのＷと
層間絶縁膜との界面をバリアメタルが被覆されているこ
とにより、アルミの侵入を防ぐことができる。従って熱
処理後においても浅い接合の破壊を防ぐことができる。
実施例 第１図は本発明の第１の実施例におけるＡｌ／’ｒｉＮ
／ＣＶＤＷ／　ｎ″Ｓｉ電極配線構造体の断面図である
。本発明の第１の実施例を第１図に基づいて説明する。
第１図において、　１はＰ形の半導体シリコン基板、２
はｎ４拡散＃　３は層間絶縁Ａ　４はコンタクトホーノ
レ、　５はコンタクトホール４に埋込まれたＣＶＤＷ．
　　６はバリアメタルでＴｉＮ，　　７はＡ１配線であ
る。次に第２＠　第３図をもとに第１図に示す電極配線
構造体の製造方法を説明する。第２図において、Ｐ形の
半導体シリコン基板１にｎ＋拡散層２を形成した後、層
間絶縁膜３にコンタクトホール４を開孔する。次へ　第
３図に示すようにＷＦｅ　（六弗化タングステン）ガス
を用いて、ＳｉＨｎ　（シラン）又はＨａ　（水素）の
還元反応により、コンタクトホール４のみに選択的にＣ
ＶＤＷ５を成長させる。
次にスパッタ法を用いて、全面にバリアメタル（ＴｉＮ
）　６、アルミ７を連続して堆積した後、配線パターン
を形成する。バリアメタルの形成法はＣＶＤ法又はスバ
ッタ法のどちらでもよ八　コンタクトホール４のアスペ
クト比は１〜２、　ｎ４の拡散層２の深さは０．２μｍ
である。このような電極構造に対して、４００℃以上の
熱処運　例えば４５０℃のシタンーで３０分間熱処理を
行なった前後のコンタクトのｎ′″Ｐ接合リークを測定
した結果を第６図（ａ）に示す。比較をして、バリアメ
タル６　（ＴｉＮ）のないＡＩ／ＣＶＤＷ／　ｎ　”Ｓ
ｉ構造及びＣＶＤＷ５のないＡｌ／ＣＶＤＷ／　ｎ゛Ｓ
ｉ構造においても同様の測定を行なっ九　これらの結果
をそれぞれ第６図（ｂ）．　（ｃ）に示す。この第６図
からわかるようにＡｌ／ＴｉＮ／　ｎ　”Ｓｉ構造にお
いて（よシンター後リーク電流は全く増加しなかっｆ，
　　しかじなかＬ　　Ａｌ／ＴｉＮ／　ｎ　”Ｓｉ及び
Ａｌ／ＣＶＤＷ／　ｎ″″ｓ１構造においてはシンター
後、著しくリーク電流が増加した　第６図では４５０℃
のシンターの例ではある力（ＡＩ／ＣｖＤＷ／　ｎ　’
Ｓｉ構造でｌ；Ｌ　　４００℃程度のシンターでも接合
リーク特性の劣化が観察され７’，，　　ＡＩ／ＴｉＮ
／ｎ４Ｓｉ構造でリーク電流が増加したのはコンタクト
のアスペクト比が１〜２と高く、バリアメタルとしての
ＴｉＮの段差被覆性が悪いた敢　バリア効果を有しなか
ったためである。この場合、コンタクトのアスペクト比
が１未満においては　バリアメタルの段差被覆性が良い
のでリーク電流はシンター後増加しなかっ九　このシン
ターエ程は４００℃以上の温度で行なうと、コンタクト
抵抗を低く安定にする上で効果が犬き１＋〜　次にＡｌ
／ＣＶＤＷ／　ｎ　”Ｓｉ構造においてリーク電流が増
加したの？１ＣＶＤＷとコンタクトホールを形成する層
間絶縁膜の界面をアルミが局部的に拡散してその下の接
合層を破壊したためである。しかし　拡散層の深さが０
．３μｍ以上の場合においてｃＡＬ　　５００℃のシン
ター後においてもリーク電流は全く増加しなかった　接
合破壊（よＣＶＤＷとＳｉの反応量及びＡｌの侵入量を
合わせた量（深さ）が接合深さよりも多いと発生する。
通常のシンター条件（５５０℃以下）では上記の原因に
より０．２μｍ程度拡散層が侵食されるので、接合深さ
が０．２μｍ以下であると、破壊が起こる。以上の結果
より、Ａｌ／ＴｉＮ／ＣＶＤＷ／　ｎ　”Ｓｉの電極構
造はコンタクトのアスペクト比が１以上　及びコンタク
トの接合の深さが０．２μｍ以下の場合において、　リ
ーク電流抑制の為特にその効果が大であるＴｉＮのバリ
アメタルの効果ζ；ｉ，　　ＴｉＮによりコンタクト上
面のＣｖＤＷと絶縁膜の界面を被覆することにより、ア
ルミが絶縁膜とＣＶＤＷの界面を侵入するのを防ぎこれ
によりアルミがコンタクトの接合層へ著しく拡散するの
を防ぐことであ翫　従って、バリアメタルとして【よ　
コンタクトホールのＣＶＤＷ表面を完全に被覆してＡｌ
の侵入を防ぐものであれば何でもよく、Ｔｉｔ，　Ｔｉ
，　Ｗ，　Ｍｏの高融点金属及びＭｏＳｉｘ，Ｔｉｓｉ
ｘ，　ＷＳｉｘ等のシリサイド系でも同じ効果を有すム
−ｑ− ー１〇一 さらに以上述べた構造｛よ　Ａ１配線か直接単結晶シリ
コンと接することがないので、Ａｌ中にシリコンが含有
されていても、シリコンのエビ成長が起こりにくくその
た敢　コンタクト抵抗が低く安定していることは言うま
でもない。従ってＡ１中のシリコンの含有量にかかわら
ず効果がある。本発明のＣＶＤＷとバリアメタルを組合
せた電極技術はコンタクトのアスベク）・比が１以上、
及びコンクク１・の接合深さが０．２μｍ以下の場合に
おいて、その効果を発揮するものであり、この点におい
て発明の特徴を有する。次に本発明の第２の実施例を第
７図に基づいて説明する。第７図（ａ）において２３は
シリコン基板、２４は０．２μｍ以下の高濃度の拡散＃
２５は層間絶縁へ２６はＣＶＤ法により選択的に埋込ま
れたタングステン、２７はＣＶＤＷ２６の表皿　２８は
ＣＶＤＷ２６と層間絶縁膜２５の界皿　２９は界面２８
のＣＶＤＷ表面の部分２８−１を被覆しているバリアメ
タルである。電極配線としてアルミ合金３１を形成して
いる。第７図（ｂ）で（よ　バリアメタル３０がＣＶＤ
Ｗの表面２７、及び界面２８のＣＶＤＷ表面の部分２８
−１を被覆している。第７図（ａ．）において（よ　バ
リアメタル３０を全面に堆積した後異方性のエッチによ
ってコンタクトの側面のみ番ヘ　　自己整合的にバリア
メタル２９を残している。このようにＣＶＤＷ２６と絶
縁膜２５ノ界面２８ノ表面の部分２８−１をバリアメタ
ル２９が被覆しているので、アルミの侵入を抑えること
に対して充分効果がある。バリアメタルはスパッタ法で
形成するので、バリアメクル２９と絶縁膜２５の界面に
アルミが侵入することはない。この方法はコンタクト以
外のアルミ配線部３ｌの下にバリアメタルを形成する必
要がないので、配線パターン形成が容易で、エッチング
残流腐食等の問題が発生しない。同様の方法として第７
図（ｂ）がある。これはコンタクト部においてフォトマ
スクを利用してバリアメタル３０を加工している例であ
る。この場合の効果は第７図（ａ）と同様であり、アル
ミの侵入を抑えることができる。第８図において本発明
をランダムアクセスメモリ（ＤＲＡＭ）に適用した例を
示す。３２は半導体基板、３３は素子分離用の絶縁膜で
ある。キャパシタはメモリ容量部のｎ＋ノード３４−１
　（拡散深さ０．２μｍ）と、容量絶縁膜４１とプレー
ト電極４２から構成されている。
ま；＃＝　　３　４−２　１よ　ビットライン部のｎ１
不純物層３５はビットコンタクト部のコンタクト電極で
ＣＶＤＷ，３６はＣＶＤＷ３５の表面と少なくとも被覆
するバリアメタ／ｋ　３７はビット線でアルミ、３８は
ゲート酸化膜でその」二にワード線のｐｏｌｙｓｉ３９
か形成されている。４０はＬＤＤを形成するためのザイ
ドウォール絶縁膜である。ＤＲＡＭのメモリセル部にお
いて特にｎ゛ノード領域３４−１と半導体基板間３２の
接合リクを抑えることが重要である。読出し時ほ　リク
電流が多いと蓄積された電荷が消失し　メモリの機能を
果たさなくなるからである。本発明の方法によれば　ア
ルミ３７の侵入による接合破壊を防ぐことができるのみ
ならずミ　アルミ３７の侵入に起因する微小欠陥を防ぐ
ことが出来　リーク電流を非常に低く抑える効果がある
。例えＬＪ．．ｎ’リード３４−１．３４−２の深さが
０．３μｍ程度であればバリアメタル３６の有無にかか
わら咀　接合破壊は発生しないがｎ゛不純物の深さが０
．２μｍ以下ではバリアメタル３６があると１ケタ程度
低くリーク電流を下げることができる。本発明はＤＲＡ
Ｍのような　リーク電流を特に低く抑える必要のあるデ
バイスにおいてその効果が顕著である。屯　本発明はＤ
ＲＡＭのビット線の電極に用いた例を示したバ　ＤＲＡ
Ｍのセンスアンプデコーダ等の周辺において用いても同
様の効果を有する。
発明の効果 以」二述べたように本発明によれよ　簡単な方法で、高
アスペクト比でかつ浅い接合層を有するコンタクトにお
いて、接合リークを増加させることなくコンタク１・抵
抗を安定に低く下げることが出来る。従って高密度で高
速な集積回路装置を実現することができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例における、Ａｌ／ＴｉＮ
／ＣＶＤＷ／　ｎ″Ｓｉコンタクトの断面＠　第２図お
よび第３図は同コンタクトの製造方法を示す部分工程断
面＠　第４図は従来のＡ　ｌ／ＣＶＤＷ／　ｎ　”　Ｓ
ｉコンタクトの断面＠　第５図は従来のＡＩ／ＴｉＮ／
ｎ′″Ｓｉコンタクトの断面医　第６図は各コンタクト
構造におけるシンター前後の接合リークの特性医　第７
図は本発明の第２の実施例を示すＡｌ／バリアメタル／
ＣＶＤＷ／ｎ′″Ｓｉのコンタクトの断面医　第８図は
本発明をＤＲＡＭのメモリセルに適用した場合のデバイ
スの断面図であも １・・・・半導体基坂　２・・・・ｎ゛拡散＃　３・・
・・絶１１Ｌ　　４−・−・コンタクトホーノｋ　５・
・・・ＣＶＤＷ、６・・・・ＴｉＮ　（バリアメタル）
、　７・・・・Ａ１配颯代理人の氏名　弁理士　粟野重
孝　はかｌ名＝１５− ｉ眼 Ｃつ 塚 ト、 Ｎ Ｎ 外 諭 ｑコ 凄 筆 准 救 逢 Ｗ

Claims (6)

    【特許請求の範囲】
  1. （１）０．２μｍ以下の接合深さの不純物領域を有する
    半導体基板上に形成された層間絶縁膜と、この層間絶縁
    膜に設けられ、前記不純物領域に至るコンタクトと、こ
    のコンタクト内の不純物領域上に形成されたＣＶＤタン
    グステンと、このＣＶＤタングステンの表面上における
    前記ＣＶＤタングステンと層間絶縁膜との界面を被覆す
    るバリアメタルと、このバリアメタル上に堆積された純
    アルミ又はアルミ合金からなる電極配線とを備えた電極
    配線構造体。
  2. （２）特許請求の範囲第２項記載の電極配線構造体をＲ
    ＡＭに適用してなることを特徴とする半導体集積回路装
    置。
  3. （３）０．２μｍ以下の接合深さの不純物領域を有する
    半導体基板上に形成された層間絶縁膜に設けたコンタク
    トにおいて、ＣＶＤ法によりタングステンを前記コンタ
    クト内の不純物領域上に選択的に形成する工程と、前記
    タングステンの表面上にバリアメタルを形成して、前記
    タングステンと層間絶縁膜との界面を被覆する工程と、
    このバリアメタル上に純アルミ又はアルミ合金を堆積し
    電極配線を形成する工程と、その後４００℃以上の熱処
    理を行なう工程とを備えた半導体集積回路装置の製造方
    法。
  4. （４）コンタクトのアスペクト比が１を越えることを特
    徴とする特許請求の範囲第３項記載の半導体集積回路の
    製造方法。
  5. （５）バリアメタルとして高融点金属を用いることを特
    徴とする特許請求の範囲第３項記載の半導体集積回路の
    製造方法。
  6. （６）バリアメタルとしてシリサイドを用いることを特
    徴とする特許請求の範囲第３項記載の半導体集積回路の
    製造方法。
JP2022422A 1989-02-02 1990-02-01 電極配線構造体と半導体集積回路装置の製造方法 Pending JPH02290019A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1-24217 1989-02-02
JP2421789 1989-02-02

Publications (1)

Publication Number Publication Date
JPH02290019A true JPH02290019A (ja) 1990-11-29

Family

ID=12132123

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022422A Pending JPH02290019A (ja) 1989-02-02 1990-02-01 電極配線構造体と半導体集積回路装置の製造方法

Country Status (2)

Country Link
US (1) US5104826A (ja)
JP (1) JPH02290019A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0745702A (ja) * 1993-07-27 1995-02-14 Nec Corp 半導体装置の製造方法
JP2013131653A (ja) * 2011-12-21 2013-07-04 Fujitsu Semiconductor Ltd 半導体装置及び半導体装置の製造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229325A (en) * 1991-01-31 1993-07-20 Samsung Electronics Co., Ltd. Method for forming metal wirings of semiconductor device
JPH04298030A (ja) * 1991-03-27 1992-10-21 Sony Corp メタルプラグの形成方法
EP0566253A1 (en) * 1992-03-31 1993-10-20 STMicroelectronics, Inc. Method for forming contact structures in integrated circuits
EP0583876B1 (en) * 1992-07-27 1999-02-17 STMicroelectronics, Inc. Planar contact with a void
JPH06252088A (ja) * 1993-02-25 1994-09-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH06260441A (ja) * 1993-03-03 1994-09-16 Nec Corp 半導体装置の製造方法
US6255688B1 (en) * 1997-11-21 2001-07-03 Agere Systems Guardian Corp. Capacitor having aluminum alloy bottom plate
TW410434B (en) * 1998-03-17 2000-11-01 United Microelectronics Corp Structure of multilevel interconnects in semiconductor device and its manufacturing method
US5990004A (en) * 1998-07-15 1999-11-23 United Microelectronics Corp. Method for forming a tungsten plug and a barrier layer in a contact of high aspect ratio
JP3293792B2 (ja) * 1999-01-12 2002-06-17 日本電気株式会社 半導体装置及びその製造方法
US6413863B1 (en) * 2000-01-24 2002-07-02 Taiwan Semiconductor Manufacturing Company Method to resolve the passivation surface roughness during formation of the AlCu pad for the copper process
US12628633B2 (en) * 2022-04-20 2026-05-12 Samsung Electronics Co., Ltd. Semiconductor device including spacer via structure and method of manufacturing the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61133646A (ja) * 1984-12-03 1986-06-20 Toshiba Corp 半導体装置の製造方法
JPS62235730A (ja) * 1986-04-07 1987-10-15 Matsushita Electronics Corp 半導体装置の製造方法
JPS63182859A (ja) * 1987-01-26 1988-07-28 Hitachi Ltd 半導体集積回路装置
JPS63205951A (ja) * 1987-02-19 1988-08-25 アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド 安定な低抵抗コンタクト
JPS63283161A (ja) * 1987-05-15 1988-11-21 Toshiba Corp 半導体装置とその製造方法
JPS63300538A (ja) * 1987-05-29 1988-12-07 Nec Corp 配線の形成方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2566181B1 (fr) * 1984-06-14 1986-08-22 Commissariat Energie Atomique Procede d'autopositionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre
JPS61208869A (ja) * 1985-03-14 1986-09-17 Nec Corp 半導体装置及びその製造方法
FR2624304B1 (fr) * 1987-12-04 1990-05-04 Philips Nv Procede pour etablir une structure d'interconnexion electrique sur un dispositif semiconducteur au silicium
US4822753A (en) * 1988-05-09 1989-04-18 Motorola, Inc. Method for making a w/tin contact

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61133646A (ja) * 1984-12-03 1986-06-20 Toshiba Corp 半導体装置の製造方法
JPS62235730A (ja) * 1986-04-07 1987-10-15 Matsushita Electronics Corp 半導体装置の製造方法
JPS63182859A (ja) * 1987-01-26 1988-07-28 Hitachi Ltd 半導体集積回路装置
JPS63205951A (ja) * 1987-02-19 1988-08-25 アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド 安定な低抵抗コンタクト
JPS63283161A (ja) * 1987-05-15 1988-11-21 Toshiba Corp 半導体装置とその製造方法
JPS63300538A (ja) * 1987-05-29 1988-12-07 Nec Corp 配線の形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0745702A (ja) * 1993-07-27 1995-02-14 Nec Corp 半導体装置の製造方法
JP2013131653A (ja) * 2011-12-21 2013-07-04 Fujitsu Semiconductor Ltd 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
US5104826A (en) 1992-04-14

Similar Documents

Publication Publication Date Title
US4910578A (en) Semiconductor device having a metal electrode interconnection film with two layers of silicide
US5767004A (en) Method for forming a low impurity diffusion polysilicon layer
US6930363B2 (en) Barrier in gate stack for improved gate dielectric integrity
US6844252B2 (en) Semiconductor processing methods of forming a conductive gate and line
US6025265A (en) Method of forming a landing pad structure in an integrated circuit
US5221853A (en) MOSFET with a refractory metal film, a silicide film and a nitride film formed on and in contact with a source, drain and gate region
US6157082A (en) Semiconductor device having aluminum contacts or vias and method of manufacture therefor
JPH08107087A (ja) 半導体装置及びその製造方法
US5104826A (en) Method for fabricating semiconductor integrated circuit device using an electrode wiring structure
US5534730A (en) Conductive layer connection structure of a semiconductor device and a method of manufacturing thereof
JPS61133646A (ja) 半導体装置の製造方法
JP3252397B2 (ja) 配線形成方法
US5852319A (en) Gate electrode for semiconductor device
US6319785B1 (en) Method for forming a contact in a semiconductor device
JPH05335330A (ja) 接続孔埋め込み形成方法
US5877085A (en) Method of manufacturing semiconductor device
JPH0562456B2 (ja)
JPH07130854A (ja) 配線構造体及びその形成方法
US6011308A (en) Semiconductor device having a barrier film formed to prevent the entry of moisture and method of manufacturing the same
JP3337758B2 (ja) 半導体装置の製造方法
JP3109687B2 (ja) 半導体装置の導電層接続構造の製造方法
JPH06120479A (ja) 半導体装置及びその製造方法
JPH0363225B2 (ja)
JP2869176B2 (ja) 半導体装置の製造方法
JPH11214650A (ja) 半導体装置及びその製造方法