JPH0363225B2 - - Google Patents
Info
- Publication number
- JPH0363225B2 JPH0363225B2 JP56197843A JP19784381A JPH0363225B2 JP H0363225 B2 JPH0363225 B2 JP H0363225B2 JP 56197843 A JP56197843 A JP 56197843A JP 19784381 A JP19784381 A JP 19784381A JP H0363225 B2 JPH0363225 B2 JP H0363225B2
- Authority
- JP
- Japan
- Prior art keywords
- melting point
- point metal
- layer
- film
- heat treatment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
- H10W20/48—Insulating materials thereof
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に係り、特に金属とシリコ
ンとの間にオーミツク接触を有する半導体装置に
関する。
ンとの間にオーミツク接触を有する半導体装置に
関する。
最近、不純物添加多結晶シリコンのかわりに、
モリブデン等の高融点金属を、ゲート電極等の配
線として用いることにより、抵抗を下げかつ安定
な半導体装置を得ようとする考えが注目されてい
る。このモリブテン（Mo）の高融点金属は、比
抵抗が約10μΩ・cmとなつており、不純物添加多
結晶シリコンの１ｍΩ・cmに比して、約２桁も小
さく、このため配線抵抗は十分に無視できる程小
さくなる。また結晶粒径も小さく、微細加工径に
優れており、高密度集積回路等の配線材料とし
て、多結晶シリコンにとつて代るべき優れた素材
であると考えられる。
モリブデン等の高融点金属を、ゲート電極等の配
線として用いることにより、抵抗を下げかつ安定
な半導体装置を得ようとする考えが注目されてい
る。このモリブテン（Mo）の高融点金属は、比
抵抗が約10μΩ・cmとなつており、不純物添加多
結晶シリコンの１ｍΩ・cmに比して、約２桁も小
さく、このため配線抵抗は十分に無視できる程小
さくなる。また結晶粒径も小さく、微細加工径に
優れており、高密度集積回路等の配線材料とし
て、多結晶シリコンにとつて代るべき優れた素材
であると考えられる。
従来の高融点金属たとえばモリブデンのゲート
電極として用いたMOS型スタテイク・メモリ等
の半導体装置に於ては、メモリ・セル領域を微小
にするために、ゲート電極の一部が、MOSトラ
ンジスタのソースまたはドレイン等のシリコン
（以下Siと記す）上の拡散層（領域）と直接オー
ミツク接触をするいわゆるダイレクトコンタクト
と称する領域が存在する。第１図ａに示すような
回路中のMOSトランジスタ１０がその例である。
このMOSトランジスタ１０の断面図は第１図６
のようになつており、高融点金属をゲート電機と
して用いた場合、通常はソースとなる領域１を形
成後、ゲート電極２を形成して、その後イオン注
入法により、ドレインとなる領域３に不純物注入
を行う。その後、ドレイン領域の活性化を行うた
めに、1000℃程度の高温熱処理公定が必要であ
る。この際、ソースとなる領域１とゲート電極２
との接触が高温熱処理に対して安定で良好なオー
ミツク接触が保存される必要がある。
電極として用いたMOS型スタテイク・メモリ等
の半導体装置に於ては、メモリ・セル領域を微小
にするために、ゲート電極の一部が、MOSトラ
ンジスタのソースまたはドレイン等のシリコン
（以下Siと記す）上の拡散層（領域）と直接オー
ミツク接触をするいわゆるダイレクトコンタクト
と称する領域が存在する。第１図ａに示すような
回路中のMOSトランジスタ１０がその例である。
このMOSトランジスタ１０の断面図は第１図６
のようになつており、高融点金属をゲート電機と
して用いた場合、通常はソースとなる領域１を形
成後、ゲート電極２を形成して、その後イオン注
入法により、ドレインとなる領域３に不純物注入
を行う。その後、ドレイン領域の活性化を行うた
めに、1000℃程度の高温熱処理公定が必要であ
る。この際、ソースとなる領域１とゲート電極２
との接触が高温熱処理に対して安定で良好なオー
ミツク接触が保存される必要がある。
尚第１図ｂにおいて、ソース領域はゲート電極
２と接続されており、このゲート電極は絶縁膜２
３で覆われ、ドレイン領域には電極２４が設けら
れている。また、ゲート電極２下は、絶縁層２６
を介して、チヤンネル領域となるシリコン基板２
５となつている。
２と接続されており、このゲート電極は絶縁膜２
３で覆われ、ドレイン領域には電極２４が設けら
れている。また、ゲート電極２下は、絶縁層２６
を介して、チヤンネル領域となるシリコン基板２
５となつている。
ところで、一般に高融点金属は、Siと600℃程
度の比較的低温の熱処理により、いわゆるシリサ
イド反応と呼ばれるSiとの化合物形成反応を生
じ、高融点金属シリサイドが形成される。また、
1000℃程度の高温では、この反応は極めて激し
く、配線として3000Å程度の膜厚の高融点金属を
用いている場合、約２倍の6000Åのシリサイドが
形成され著しい体積変化のために、コンタクト孔
部分と、絶縁膜部分とで断切れが生じたり、また
大きな応力のために、電極が剥れたり、シリコン
基板に無数の欠陥を作つたりする。その結果、接
触抵抗が極めて大きくなつたり、回路がオープン
になつたりするため、このようなダイレクトコン
タクトをもつ半導体装置に高融点金属を配線材料
として用いる上での大きな障害となつている。
度の比較的低温の熱処理により、いわゆるシリサ
イド反応と呼ばれるSiとの化合物形成反応を生
じ、高融点金属シリサイドが形成される。また、
1000℃程度の高温では、この反応は極めて激し
く、配線として3000Å程度の膜厚の高融点金属を
用いている場合、約２倍の6000Åのシリサイドが
形成され著しい体積変化のために、コンタクト孔
部分と、絶縁膜部分とで断切れが生じたり、また
大きな応力のために、電極が剥れたり、シリコン
基板に無数の欠陥を作つたりする。その結果、接
触抵抗が極めて大きくなつたり、回路がオープン
になつたりするため、このようなダイレクトコン
タクトをもつ半導体装置に高融点金属を配線材料
として用いる上での大きな障害となつている。
本発明の目的は、特に1000℃程度の高温熱処理
後も安定で良好なSiとのオーミツク接触を与える
電極構造を有する半導体装置を提供するものであ
る。
後も安定で良好なSiとのオーミツク接触を与える
電極構造を有する半導体装置を提供するものであ
る。
本発明によれば、Siと接触する部分に特に500
Å程度の厚さのシリサイド層を形成し、その上に
高融点金属炭化物層を形成した２層電極構造、又
は必要に応じその構造上にさらに高融点金属層を
形成した多層電極構造を有する半導体装置が得ら
れる。
Å程度の厚さのシリサイド層を形成し、その上に
高融点金属炭化物層を形成した２層電極構造、又
は必要に応じその構造上にさらに高融点金属層を
形成した多層電極構造を有する半導体装置が得ら
れる。
本発明は、次のような２つの知見に基づいて、
従来の問題を解決している。その１つは、高融点
金属の炭化物が1000℃程度の高温熱処理によつて
もSiと反応せず、極めて安定な物質であり、シリ
サイド反応のバリヤとなるということである。ま
た他の１つは、オーミツク接触部分の抵抗を小さ
くするためには、シリサイド層がSiと高融点金属
炭化物層の間にある方が望ましいが、このシリサ
イド層が厚い場合には、高温熱処理のストレスの
ための基板に欠隔をつくつたり、あるいは剥れが
生じたりするために100Åから1000Å程度の厚さ
が特に望ましいということである。
従来の問題を解決している。その１つは、高融点
金属の炭化物が1000℃程度の高温熱処理によつて
もSiと反応せず、極めて安定な物質であり、シリ
サイド反応のバリヤとなるということである。ま
た他の１つは、オーミツク接触部分の抵抗を小さ
くするためには、シリサイド層がSiと高融点金属
炭化物層の間にある方が望ましいが、このシリサ
イド層が厚い場合には、高温熱処理のストレスの
ための基板に欠隔をつくつたり、あるいは剥れが
生じたりするために100Åから1000Å程度の厚さ
が特に望ましいということである。
以下図面により本発明を詳細に説明する。
第２図ａ〜ｃは本発明の実施例の製造工程を示
す断面図である。まず、第２図ａにおいて、Ｐ型
のSi基板１１上に3000Åの熱酸化膜１２を形成
し、次に拡散層領域となるべき部分を部分的に開
孔し、その上に400Å程度の熱酸化膜１３を形成
する。その後この400Å酸化膜１３を通してイオ
ン注入法でヒ素イオン（AS +）を100kev、５×
1015cm-2で、Si基板１１中に注入し、1000℃20分
の窒素中での熱処理により、イオンを活性化し、
n+拡散層１４を形成する。
す断面図である。まず、第２図ａにおいて、Ｐ型
のSi基板１１上に3000Åの熱酸化膜１２を形成
し、次に拡散層領域となるべき部分を部分的に開
孔し、その上に400Å程度の熱酸化膜１３を形成
する。その後この400Å酸化膜１３を通してイオ
ン注入法でヒ素イオン（AS +）を100kev、５×
1015cm-2で、Si基板１１中に注入し、1000℃20分
の窒素中での熱処理により、イオンを活性化し、
n+拡散層１４を形成する。
その後、第２図ｂに示すように、コンタクト孔
１５を開孔し、スパツタ法により、第１のモリブ
デン膜１６を約300Å形成し、その後アルゴンと
メタンの混合ガス中での反応性スパツタ法によ
り、炭化チタン（TiC）膜１７を約1000Å形成
し、さらにモリブテン膜１８を1500Å形成する。
この第３層目のモリブデン膜１８は、配線抵抗を
下げるために形成したもので、ここにTiC膜を
2500Å程度形成してもよい。このようにして形成
されたn+拡散層１４上の電極は、Mo（1500
Å）／TiC（1000Å）／Mo（300Å）となつてい
る。第１層目の300Å厚のＮはその後のトランジ
スタ製造過程により1000℃程度の高温熱処理を受
け最終的にはMo（1500Å）／TiC（1000Å）／
MoSi2（600Å）となる。これが第２図ｃであり、
n+拡散層１４と接触する部分はモリブデン・シ
リサイド（MoSi2）膜１９となる。第３図は第２
図ｂのような断面を持つ素子を窒素雰囲気中で20
分の熱処理を施した場合の固有接触抵抗の熱処理
温度依存性を示す特性図である。特性曲線２１が
本発明の本実施例に基づいた場合であり、特性曲
線２２はモリブデンのみの電極の場合である。モ
リブデンのみの電極の場合は、700℃以上の熱処
理では接触抵抗が極めて大きく増加しているのに
対し、本実施例の場合は僅かしか接触抵抗の増加
はみられず、すぐれたオーミツク特性を示すこと
がわかる。
１５を開孔し、スパツタ法により、第１のモリブ
デン膜１６を約300Å形成し、その後アルゴンと
メタンの混合ガス中での反応性スパツタ法によ
り、炭化チタン（TiC）膜１７を約1000Å形成
し、さらにモリブテン膜１８を1500Å形成する。
この第３層目のモリブデン膜１８は、配線抵抗を
下げるために形成したもので、ここにTiC膜を
2500Å程度形成してもよい。このようにして形成
されたn+拡散層１４上の電極は、Mo（1500
Å）／TiC（1000Å）／Mo（300Å）となつてい
る。第１層目の300Å厚のＮはその後のトランジ
スタ製造過程により1000℃程度の高温熱処理を受
け最終的にはMo（1500Å）／TiC（1000Å）／
MoSi2（600Å）となる。これが第２図ｃであり、
n+拡散層１４と接触する部分はモリブデン・シ
リサイド（MoSi2）膜１９となる。第３図は第２
図ｂのような断面を持つ素子を窒素雰囲気中で20
分の熱処理を施した場合の固有接触抵抗の熱処理
温度依存性を示す特性図である。特性曲線２１が
本発明の本実施例に基づいた場合であり、特性曲
線２２はモリブデンのみの電極の場合である。モ
リブデンのみの電極の場合は、700℃以上の熱処
理では接触抵抗が極めて大きく増加しているのに
対し、本実施例の場合は僅かしか接触抵抗の増加
はみられず、すぐれたオーミツク特性を示すこと
がわかる。
以上のように、本発明によれば、特に1000℃程
度の高温熱処理後も極めて特性の安定した良好な
Siと金属との間のオーミツク接触を有する半導体
装置を作ることができる。
度の高温熱処理後も極めて特性の安定した良好な
Siと金属との間のオーミツク接触を有する半導体
装置を作ることができる。
本発明の実施例では、n+拡散層上のMoSi2層
は、熱処理により形成したが、これはあらかじめ
スパツタ法等で直接MoSi2を形成してもよい。
は、熱処理により形成したが、これはあらかじめ
スパツタ法等で直接MoSi2を形成してもよい。
また、本発明の実施例においては、高融点金属
シリサイドとしてMoSi2を、高融点金属炭化物と
してTiCを、高融点金属としてMoを用いたが、
本発明はこれに限定されるものではなく、シリサ
イドや炭化物を形成する高融点金属又は高融点金
属層の高融点金属がタングステンＷ、タンタル
Ta等の高融点金属である場合にも有効である。
シリサイドとしてMoSi2を、高融点金属炭化物と
してTiCを、高融点金属としてMoを用いたが、
本発明はこれに限定されるものではなく、シリサ
イドや炭化物を形成する高融点金属又は高融点金
属層の高融点金属がタングステンＷ、タンタル
Ta等の高融点金属である場合にも有効である。
第１図ａはダイレクトコンタクトを有するメモ
リ・セル中の回路図、第１図ｂは第１図ａのダイ
レクトコンタクトを有するMOSトランジスタの
断面図、第２図ａ乃至第２図ｃは本発明の実施例
のオーミツク接触を説明するための断面図、第３
図は第２図の構成の素子から求めた固有接触抵抗
の熱処理温度依存性を示す特性図である。 尚図中、１……ソースとなる領域、２……ゲー
ト電極、３……ドレインとなる領域、１０……
NOSトランジスタ、１１……Ｐ型Si基板、１２，
１３……熱酸化膜、１４……n+拡散層、１６，
１８……モリブデン膜、１７……炭化チタン膜、
１９……モリブデン・シリサイド膜、２１……炭
化チタン等を設けた場合の特性曲線、２２……電
極をモリブデンのみで形成した場合の特性曲線、
２３……絶縁膜、２４……電極、２６……絶縁
層、２５……シリコン基板。
リ・セル中の回路図、第１図ｂは第１図ａのダイ
レクトコンタクトを有するMOSトランジスタの
断面図、第２図ａ乃至第２図ｃは本発明の実施例
のオーミツク接触を説明するための断面図、第３
図は第２図の構成の素子から求めた固有接触抵抗
の熱処理温度依存性を示す特性図である。 尚図中、１……ソースとなる領域、２……ゲー
ト電極、３……ドレインとなる領域、１０……
NOSトランジスタ、１１……Ｐ型Si基板、１２，
１３……熱酸化膜、１４……n+拡散層、１６，
１８……モリブデン膜、１７……炭化チタン膜、
１９……モリブデン・シリサイド膜、２１……炭
化チタン等を設けた場合の特性曲線、２２……電
極をモリブデンのみで形成した場合の特性曲線、
２３……絶縁膜、２４……電極、２６……絶縁
層、２５……シリコン基板。
Claims (1)
- １ 金属とシリコンとの間にオーミツク接触を有
する半導体装置に於て、前記シリコンとオーミツ
ク接触をすべき部分に高融点金属シリサイド層を
有し、さらにその高融点金属シリサイド層上に高
融点金属炭化物層を有することを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197843A JPS5898968A (ja) | 1981-12-09 | 1981-12-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197843A JPS5898968A (ja) | 1981-12-09 | 1981-12-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5898968A JPS5898968A (ja) | 1983-06-13 |
| JPH0363225B2 true JPH0363225B2 (ja) | 1991-09-30 |
Family
ID=16381257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56197843A Granted JPS5898968A (ja) | 1981-12-09 | 1981-12-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5898968A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4920071A (en) * | 1985-03-15 | 1990-04-24 | Fairchild Camera And Instrument Corporation | High temperature interconnect system for an integrated circuit |
| JP2507567B2 (ja) * | 1988-11-25 | 1996-06-12 | 三菱電機株式会社 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
| JP3086556B2 (ja) * | 1993-02-09 | 2000-09-11 | 株式会社神戸製鋼所 | 半導体ダイヤモンド層上の耐熱性オーミック電極及びその形成方法 |
-
1981
- 1981-12-09 JP JP56197843A patent/JPS5898968A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5898968A (ja) | 1983-06-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2537413B2 (ja) | 半導体装置およびその製造方法 | |
| US4551908A (en) | Process of forming electrodes and interconnections on silicon semiconductor devices | |
| US5466638A (en) | Method of manufacturing a metal interconnect with high resistance to electromigration | |
| US5457069A (en) | Process for fabricating device having titanium-tungsten barrier layer and silicide layer contacted shallow junction simultaneously formed | |
| JPH02290019A (ja) | 電極配線構造体と半導体集積回路装置の製造方法 | |
| JP3103063B2 (ja) | 金属ポリサイド構造の熱的安定性を改善する方法 | |
| JP2841386B2 (ja) | 半導体装置およびその製造方法 | |
| KR0161380B1 (ko) | 반도체장치의 트랜지스터 및 그 제조방법 | |
| JPH0363225B2 (ja) | ||
| JPH0363224B2 (ja) | ||
| US5612236A (en) | Method of forming a silicon semiconductor device using doping during deposition of polysilicon | |
| US5877085A (en) | Method of manufacturing semiconductor device | |
| US20020055251A1 (en) | Local interconnect structure for integrated circuit devices, source structure for the same, and method for fabricating the same | |
| JPS59197162A (ja) | 半導体装置 | |
| JP2817518B2 (ja) | 半導体装置およびその製造方法 | |
| JP2003526198A (ja) | 電界効果トランジスタのチャネル領域へのシリサイドの侵入を防ぐための基板のアモルファス化 | |
| JPS59208773A (ja) | 半導体装置の製造方法 | |
| JPH0763060B2 (ja) | 半導体装置の製造方法 | |
| JPH0126172B2 (ja) | ||
| JPH07221097A (ja) | 半導体装置およびその製造方法 | |
| JPH0795539B2 (ja) | 集積回路およびその製法 | |
| JPH03292729A (ja) | スパッタリングターゲットおよび半導体装置の製造方法 | |
| JPS59208772A (ja) | 半導体装置の製造方法 | |
| US20010019159A1 (en) | Local interconnect structure for integrated circuit devices, source structure for the same, and method for fabricating the same | |
| JPH0387061A (ja) | 半導体装置 |