JPH0229028A - 出力回路 - Google Patents
出力回路Info
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- JPH0229028A JPH0229028A JP63179401A JP17940188A JPH0229028A JP H0229028 A JPH0229028 A JP H0229028A JP 63179401 A JP63179401 A JP 63179401A JP 17940188 A JP17940188 A JP 17940188A JP H0229028 A JPH0229028 A JP H0229028A
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- JP
- Japan
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- transistor
- channel mos
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- mos transistor
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- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000007599 discharging Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 102200076873 rs104894831 Human genes 0.000 description 1
- 102220082323 rs35269563 Human genes 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置の出力端子に接続される出
力回路に関する。
力回路に関する。
従来この種の出力回路は第３図に示すようなインバータ
回路２段を接続したものが用いられていた。すなわち、
各インバータ回路はＰチャンネルＮ１０Ｓトランジスタ
６とＮ４−ヤンネルＭｏＳトランジスタとを電源間で従
属接続１−、ゲートを共通接続１−て入力と１．、ドレ
インを共通接続して出力と１．ていた。前段インバータ
回路の共通ゲートを入力端子１（ＩＣ内の他の回路への
接続点）に接続１７、前段インバータ回路の共通ドレイ
ンを抵抗１０を介して後段インバ・−夕回路の共通ゲー
トに接続し、後段インバータ回路の共通ドレインに出力
端子８を接続していた。。
回路２段を接続したものが用いられていた。すなわち、
各インバータ回路はＰチャンネルＮ１０Ｓトランジスタ
６とＮ４−ヤンネルＭｏＳトランジスタとを電源間で従
属接続１−、ゲートを共通接続１−て入力と１．、ドレ
インを共通接続して出力と１．ていた。前段インバータ
回路の共通ゲートを入力端子１（ＩＣ内の他の回路への
接続点）に接続１７、前段インバータ回路の共通ドレイ
ンを抵抗１０を介して後段インバ・−夕回路の共通ゲー
トに接続し、後段インバータ回路の共通ドレインに出力
端子８を接続していた。。
−［、述した従来の出力回路は出力付加容量の充放電電
流のピーク値が犬であり、そのため電源グランドの電位
が電源及びグランドインピーダンスのために変動すると
いう欠点があった。
流のピーク値が犬であり、そのため電源グランドの電位
が電源及びグランドインピーダンスのために変動すると
いう欠点があった。
このため第３図に示す様にインバータ回路の入ｆ７に抵
抗１０を付加した回路を使用することが多かった。とこ
ろがこれではインバータ回路の入力電圧の変化（ライズ
タイム、ホールタイム）が太キくなりインバータ回路に
電源からグランドへと貫通電流が流れてしまう新たな欠
点が生じた。
抗１０を付加した回路を使用することが多かった。とこ
ろがこれではインバータ回路の入力電圧の変化（ライズ
タイム、ホールタイム）が太キくなりインバータ回路に
電源からグランドへと貫通電流が流れてしまう新たな欠
点が生じた。
本発明によれば、入力端子とインバータの入力と第１の
ＰチャンネルＭＯＳトランジスタのゲートと第２ＯＮチ
ヤ／ネルＭＯ８＋−ラソジスタのゲートとを接続し、該
インバータの出力と第３のＭｏ８トランジスタのドレイ
ンと第４のぺ４０Ｓ ｌ’ランジヌタのドしインとを接
続し、該第１ノＰチヤンネルトう”、−二；スタのソー
スと該第３のＭＯＳトランジスタのソースと第５の１ン
チヤ、・ネ、＋ｉ−へ・１０Ｓトランジスタ０ゲートと
を接続し該第２のＮチャンネルＭ ＯＳ ｔ−ランジス
タロ４のＭｏ８）う／・、多スタの′：２−スと第６の
ＮチャンネルＭｏ８＋−ランジスタのゲートとを接続し
、該第１のＰチャ／ネルＭＯ３Ｉ−ランジスタのドレイ
ンと該第５のＰ＋ヤンネルＭｏ８トランジスタのトド・
インとを電源の正電極に接続し、該第５０Ｐチキンネル
ＭＯＳ ） ５ンジスタのソー ヌ、ト該第６のＮチャ
ンネルＭｏ３トランジスタのド１／インとを出力端子に
接続Ｌ、該第２のＮチャンネルＭＯＳトランジスタのソ
ースと該第６のＮチャンネルＭｏ８トランジスタのソー
スとを該電源の負電極に接続し、該第３のＭｏ８トラン
ジスタの導通。
ＰチャンネルＭＯＳトランジスタのゲートと第２ＯＮチ
ヤ／ネルＭＯ８＋−ラソジスタのゲートとを接続し、該
インバータの出力と第３のＭｏ８トランジスタのドレイ
ンと第４のぺ４０Ｓ ｌ’ランジヌタのドしインとを接
続し、該第１ノＰチヤンネルトう”、−二；スタのソー
スと該第３のＭＯＳトランジスタのソースと第５の１ン
チヤ、・ネ、＋ｉ−へ・１０Ｓトランジスタ０ゲートと
を接続し該第２のＮチャンネルＭ ＯＳ ｔ−ランジス
タロ４のＭｏ８）う／・、多スタの′：２−スと第６の
ＮチャンネルＭｏ８＋−ランジスタのゲートとを接続し
、該第１のＰチャ／ネルＭＯ３Ｉ−ランジスタのドレイ
ンと該第５のＰ＋ヤンネルＭｏ８トランジスタのトド・
インとを電源の正電極に接続し、該第５０Ｐチキンネル
ＭＯＳ ） ５ンジスタのソー ヌ、ト該第６のＮチャ
ンネルＭｏ３トランジスタのド１／インとを出力端子に
接続Ｌ、該第２のＮチャンネルＭＯＳトランジスタのソ
ースと該第６のＮチャンネルＭｏ８トランジスタのソー
スとを該電源の負電極に接続し、該第３のＭｏ８トラン
ジスタの導通。
非導通の状態は該第４のＭｏ８トランジスタの導通、非
導通との状態と反対の関係とし、かつ該第１のＰ＋ヤン
ネルＭｏ８トランジスタの導通、非導通の状態は該第３
のＭｏ８トランジスタの導通、非導通との状態と反対の
関係とする出力回路を得る。
導通との状態と反対の関係とし、かつ該第１のＰ＋ヤン
ネルＭｏ８トランジスタの導通、非導通の状態は該第３
のＭｏ８トランジスタの導通、非導通との状態と反対の
関係とする出力回路を得る。
本発明の出力回路は出力負荷充放電時の電源。
グランド電位の変動が少なく、出力回路自身の貫通電流
が少ないという効果を有する。
が少ないという効果を有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の第一の実施例である。図中２．５．７
はＮチャンネルＭｏ３トランジスタ、３．４．６はＰチ
ャンネルＭＯＳトランジスタ、９はインバータである。
はＮチャンネルＭｏ３トランジスタ、３．４．６はＰチ
ャンネルＭＯＳトランジスタ、９はインバータである。
今入力端子の電位が低レベルから高レベル（ＯＶからＶ
ＤＤ電位）と変わった直後を考えると、ＰチャンネルＭ
ｏｓ＋・ランジスタ３はＯＮからＯＦＦに変り、Ｎチャ
ンネルＭｏ８トランジスタ５はＯＦＦからＯＮとなる。
ＤＤ電位）と変わった直後を考えると、ＰチャンネルＭ
ｏｓ＋・ランジスタ３はＯＮからＯＦＦに変り、Ｎチャ
ンネルＭｏ８トランジスタ５はＯＦＦからＯＮとなる。
その後インバータ９の出力抵抗とＮチャンネルＭＯＳト
ランジスタ２のオン抵抗とでゆっくりとＰ＋ヤンネルＭ
ｏ８トランジスタロのゲート電圧を下げることになる。
ランジスタ２のオン抵抗とでゆっくりとＰ＋ヤンネルＭ
ｏ８トランジスタロのゲート電圧を下げることになる。
従ってまず始めにＮチャンネルトランジスタ７がＯＦＦ
となり次にゆっくりとＰチャンネルトランジスタ６がＯ
Ｎとなる９ このためＰチャンネルとＮチャンネルの２
つのトランジスタ６と７とが同時にＯＮとなって電源か
らグランドへ貫通電流が流れることがない。またＰチャ
ンネルトランジスタ６のゲート電圧がゆっくり下がるた
め出力端子８の電位の動きもゆっくりである。このため
電源グランドインピーダンスのための電源グランド電位
の変動も少ない７入力端子の電圧が高レベルから低レベ
ル（ｖＤＤ電位からＯＶ）へと変わった場合は以上の説
明でＰチャンネルとＮチャンネルのトランジスタ６と７
とをＭｏ８＋−ランジスタ４、Ｐチャンネルトランジス
タ３をＮチャンネルトランジスタ５、Ｐチャンネルトラ
ンジスタ６をＮチャンネルトランジスタ７と読み替えた
動作となる。
となり次にゆっくりとＰチャンネルトランジスタ６がＯ
Ｎとなる９ このためＰチャンネルとＮチャンネルの２
つのトランジスタ６と７とが同時にＯＮとなって電源か
らグランドへ貫通電流が流れることがない。またＰチャ
ンネルトランジスタ６のゲート電圧がゆっくり下がるた
め出力端子８の電位の動きもゆっくりである。このため
電源グランドインピーダンスのための電源グランド電位
の変動も少ない７入力端子の電圧が高レベルから低レベ
ル（ｖＤＤ電位からＯＶ）へと変わった場合は以上の説
明でＰチャンネルとＮチャンネルのトランジスタ６と７
とをＭｏ８＋−ランジスタ４、Ｐチャンネルトランジス
タ３をＮチャンネルトランジスタ５、Ｐチャンネルトラ
ンジスタ６をＮチャンネルトランジスタ７と読み替えた
動作となる。
第２図は本発明の第二の実施例の出力回路である。第一
の実施例に対？、ＭＯＳトランジスタ２′をＰチャンネ
ルＭＯ８）ランシスタで実現し、ＭＯＳトランジスタ４
′をＮチャンネルで実施したものである。回路動作と１
．では第一の実施例と同じである。
の実施例に対？、ＭＯＳトランジスタ２′をＰチャンネ
ルＭＯ８）ランシスタで実現し、ＭＯＳトランジスタ４
′をＮチャンネルで実施したものである。回路動作と１
．では第一の実施例と同じである。
以上説明した様に、本発明は出力負荷充放電時の電源グ
ランド電位の変動が少なく、出力回路自身の電源からグ
ランドへの貫通電流が少ないという利点があり、半導体
集積回路に用いれば電源グランドのレイアウトを余り気
にすることもなく低消費電力であるという効果がある。
ランド電位の変動が少なく、出力回路自身の電源からグ
ランドへの貫通電流が少ないという利点があり、半導体
集積回路に用いれば電源グランドのレイアウトを余り気
にすることもなく低消費電力であるという効果がある。
３図は従来例を示す回路図である。
１・・・・・・入力端子、２，４．２’ ４’・・・
・・・ＭＯＳトランジスタ、３，６・・・・・・Ｐチャ
ンネルＭＯＳトランジスタ、５，７・・・・・・Ｎチャ
ンネルＭＯＳトランジスタ、８・・・・・・出力端子、
９・・・・・・インバータ、１０・・・・・・抵抗。
・・・ＭＯＳトランジスタ、３，６・・・・・・Ｐチャ
ンネルＭＯＳトランジスタ、５，７・・・・・・Ｎチャ
ンネルＭＯＳトランジスタ、８・・・・・・出力端子、
９・・・・・・インバータ、１０・・・・・・抵抗。
代理人 弁理士 内 原 晋
Claims (1)
- 入力端子とインバータの入力部と第１のＰチャンネルＭ
ＯＳトランジスタのゲートと第２のＮチャンネルＭＯＳ
トランジスタのゲートとを共通に接続し、該インバータ
の出力部と第３のＭＯＳトランジスタのドレインと第４
のＭＯＳトランジスタのドレインとを共通に接続し、該
第１のＰチャンネルトランジスタのソースと該第３のＭ
ＯＳトランジスタのソースと第５のＰチャンネルＭＯＳ
トランジスタのゲートとを共通に接続し、該第２のＮチ
ャンネルＭＯＳトランジスタのドレインと該第４のＭＯ
Ｓトランジスタのソースと第６のＮチャンネルＭＯＳト
ランジスタのゲートとを共通に接続し、該第１のＰチャ
ンネルＭＯＳトランジスタのドレインと該第５のＰチャ
ンネルＭＯＳトランジスタのドレインとを電源の正電極
に接続し、該第５のＰチャンネルＭＯＳトランジスタの
ソースと該第６のＮチャンネルＭＯＳトランジスタのド
レインとを出力端子に接続し、該第２のＮチャンネルＭ
ＯＳトランジスタのソースと該第６のＮチャンネルＭＯ
Ｓトランジスタのソースとを該電源の負電極に接続し、
該第３のＭＯＳトランジスタの導通、非導通の状態は該
第４のＭＯＳトランジスタの導通、非導通との状態と反
対の関係とし、かつ該第１のＰチャンネルＭＯＳトラン
ジスタの導通、非導通の状態は該第３のＭＯＳトランジ
スタの導通、非導通との状態と反対の関係とすることを
特徴とする出力回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179401A JP2541289B2 (ja) | 1988-07-18 | 1988-07-18 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179401A JP2541289B2 (ja) | 1988-07-18 | 1988-07-18 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0229028A true JPH0229028A (ja) | 1990-01-31 |
| JP2541289B2 JP2541289B2 (ja) | 1996-10-09 |
Family
ID=16065222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63179401A Expired - Lifetime JP2541289B2 (ja) | 1988-07-18 | 1988-07-18 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541289B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10179301B2 (en) | 2014-07-24 | 2019-01-15 | Huber Se | Elongated scraper profile |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56103536A (en) * | 1980-01-23 | 1981-08-18 | Hitachi Ltd | Mis output circuit |
-
1988
- 1988-07-18 JP JP63179401A patent/JP2541289B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56103536A (en) * | 1980-01-23 | 1981-08-18 | Hitachi Ltd | Mis output circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10179301B2 (en) | 2014-07-24 | 2019-01-15 | Huber Se | Elongated scraper profile |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2541289B2 (ja) | 1996-10-09 |
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