JPH02292792A - ファーストインファーストアウト記憶装置およびカウンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、書き込んだ順にデータを読み出す先入れ先出
し型のファーストインファーストアウト記憶装置及びそ
の制御回路に用いるカウンタに関する。

［従来の技術］ 従来のファーストインファーストアウト記憶装置は、特
開昭５８−１６１１９３号公報に記載のように複数段の
シフトレジスタを用いて、このシフ１−レジスタの初段
にデータを書き込み、終段から読み出すことによりｎビ
ット幅のデータを扱い、また、初段と第２段にデータを
書き込み，終段とその前段よりデータを読み出すことに
より２０ビット幅のデータを扱っていた。

また，特開昭６１−２７１６８３号公報に記載のように
，ランダムアクセスメモリと、書き込み番地を示すカウ
ンタと，読み出し番地を示すカウンタとを有し，上記書
き込み番地と読み出し番地とを比較して，記憶データ量
を管理する装置が大容量のファーストインファーストア
ウト記憶装置（以下ＦＩＦＯと記す）に適していること
が知られている。

［発明が解決しようとする課題］ 上記第１の従来技術はシフトレジスタを用いているため
、大容量化が困難であり、２ｎビット長のデータを読み
書きした後は次の読み書きまでに、データが２回シフト
されるまで待たなければならなかった。

また、第２の従来技術では，カウンタにパイナリカウン
タを用いた場合に書き込み番地と読み出し番地の比較回
路に過渡時に誤った信号が発生するいわゆるハザードが
起こり易い。

本発明の第１の目的は，データの幅が変わっても読み書
きのタイミングが変わらず，記憶容量の大きく，書き込
み時または読み出し時のデータ長が可変のＦＩＦＯを提
供することである．本発明の第２の目的は，書き込み番
地と読み出し番地の比較回路のハザードを防止すること
にある。

本発明の第３の目的は、書き込むデータの幅と読み出す
データの幅を独立に可変とすることにある． ［課題を解決するための手段］ 上記目的を達成するために、本発明によるファーストイ
ンファーストアウト記憶装置は，各々番地づけされた複
数のデータ記憶領域を有するデータ保持手段と、該デー
タ保持手段の書き込み番地を示す書き込みカウンタと、
上記データ保持手段の読みだし番地を示す読みだしカウ
ンタと，上記書き込みカウンタまたは読みだしカウンタ
が指示する番地を基準として，単一の番地の指定または
複数の番地の指定を切り換える切換手段と，上記両カウ
ンタの値を比較する比較手段とを備え、上記両カウンタ
の少なくとも一方の増分または減分が可変であることを
特徴とするものである。

好ましくは，上記少なくとも一方のカウンタは，上記可
変の増分または減分によるカウント動作時に，一度に変
化するビットの数がカウンタの全ビット数より常に小さ
くなるよう構成する．あるいは、上記少なくとも一方の
カウンタは、上記可変の増分または減分によるカウント
動作時に、常に、予め定めた一定数のビットのみが変化
するよう構成する。

上記書き込みカウンタの増分または減分と、上記読みだ
しカウンタの増分または減分とを独立に可変としてもよ
い。

上記比較手段は、上記両カウンタの値に応じて、書き込
み可能なデータ幅を示す信号および／または読みだし可
能なデータ幅を示す信号を生成することが望ましい． 本発明によるカウンタは、上記ファーストインファース
トアウト記憶装置に使用して好適なカウンタであり、パ
ルスを計数し、１パルスに対する計数値の増分または減
分が可変であるカウンタにおいて、１パルスに対して変
化するビットの数がカウンタの全ビット数よりも常に小
さくなるようにしたものである。

本発明によるカウンタは他の見地によれば、パルスを受
ける毎に状態を変え、一定数のパルスにより、予め定め
られた順に複数の状態を一巡するカウンタにおいて、一
つの状態においてパルスを受けたとき、後続する１以上
の状態を飛び越して状態を変える機能を付加したもので
ある。

上記予め定められた順に状態を変える場合および上記飛
び越して状態を変える場合のいずれにおいても，変化す
るビット数が常に一定であることが好ましい． また、これらのカウンタにおいて，一つの状態から他の
状態へ変化する際に生じうる過渡状態は、予め定められ
た複数の状態のいずれにも該当しないようにすることが
望ましい。

［作用］ 本発明においては、上記データ保持手段の書き込みカウ
ンタおよび読みだしカウンタの少なくとも一方の増分ま
たは減分を可変にした。この増分または減分は，１パル
スによる１回のカウント動作によるカウント値自体の変
化量が一定でないというだけでなく、カウンタの状態の
番号（ステート番号）の増分または減分が可変であるこ
とを意味する． 各カウンタ状態は、データ保持手段の各記憶領域のアド
レスに対応し、最小データ幅のデータアクセス時には、
カウンタはパルスごとに，予め定められた順にその状態
を更新する。

最小データ幅より大きいデータ幅のアクセス時には、カ
ウンタは，パルスを受けたとき、当該状態に続く１以上
の状態を飛び越して状態を変える。

一方、上記切換手段は、大きいデータ幅の場合には、カ
ウンタが指示する番地を暴準として，複数の番地を指定
する。

このように本発明によれば、大きいデータ幅のデータの
読み書き時に従来のように、複数のパルスを要すること
はなく、読み書きするデータの幅が変わっても読み書き
のタイミングは一定となる．また、カウンタが一つの状
態から他の状態へ変化する際に生じうる過渡状態は、デ
ータ保持手段のアドレスとして割当てられた複数の状態
のいずれにも該当しないようにすることにより，前述し
たハザードの問題は解消される。

さらに、上記書き込みカウンタの増分または滅分と，上
記読みだしカウンタの増分または減分とを独立に可変と
することにより、書き込むデータの幅と、読みだすデー
タの幅を独立に可変とする柔軟性の高いファーストイン
ファーストアウト記憶装置が得られる。

なお，本発明はカウンタ方式を用いるため、シフトレジ
スタを用いる従来技術に比べ、記憶容量の大型化が容易
である． （以下余白） ？実施例］ 以下、本発明の実施例を図面により詳細に説明する。

まず，第１の実施例を第１図，第２図、第３図、第４図
、第５図により説明する。

第１図は第１の実施例の栂成を示しており、１６ビット
幅のランダムアクセスメモリ（以下ＲＡＭと記す）１、
書込番地カウンタ２、読出番地カウンタ３，記憶量判定
回路４，ＡＮＤゲート５より成る。

書込番地カウンタ２と読出番地カウンタ３は同一の構成
であり、第２図に示すようにクロックＣＫの立ち下がり
エッジで動作するフリップフロップ１１，１２，１３，
１４と，信号ＳＬがハイのときＡ入力を選択し、信号Ｓ
ＬがロウのときＢ入力を選択するセレクタ２１，２２，
２３．２４より成るリングカウンタであり、Ｑ．，Ｑ■
，Ｑ２，Ｑ，が番地を示す。信号ＲＳがハイの時，フリ
ップフロップ１１の出力Ｑ。がハイ、フリップフロップ
１２，１３．１４の出力Ｑ．，Ｑ２，Ｑ．はロウとなる
。データ幅を切換える信号Ｗ工がロウの時にクロックＣ
Ｋがハイからロウに変化すると、Ｑ．→Ｑ．，Ｑ．→Ｑ
．，Ｑ．→Ｑ．，Ｑ，→Ｑ０とシフトする．ハイを“１
″、ロウを“０″とし．　（Ｑ．，Ｑ．，Ｑ．，Ｑ．）
の順で表わすと，クロックＣＫがハイからロウに変化す
るときに （ｏｏｏｔ）→（００１０） （００１０）→（０１００） （０１００）→（ｔｏｏｏ） （１０００）→（０００１） のように変化する。信号ＷＩがハイの時にＣ　Ｋがハイ
からロウに変化するとＱ０→Ｑ２，Ｑ．→Ｑ　３　１Ｑ
２→Ｑ．，　Ｑ．→Ｑエとシフトする。具体的には，（
ｏｏｏＢ→（０１００） （００１０）→（１０００） （０１００）→（０００１） （１０００）→（００１０） と変化する．このように、本カウンタは１回のカウント
でハイからロウになるビットは１ビットであり、かつ、
ロウからハイになるビットも１ビットであり、変化しな
いビットは２ビットである。

第３図はＲＡＭＩの構成図である。各々８ビットのフリ
ップフロップ（以下ＤＦＦと記す）３１，３２，３３，
３４により４バイトのデータを記憶し、ＤＦＦ３１を第
０番地、ＤＦＦ３２を第１番地、ＤＦＦ３３を第２番地
、ＤＦＦ３４を第３番地とする。

ＡＮＤゲート４１〜４８とＮＯＲゲート５１〜５４とＯ
Ｒゲート４９とＥＮＯＲゲート５０とスリーステートバ
ッファ５５〜５８によりデータの書き込みを制御する。

書き込み番地はＷＡＤＯ、ＷＡＤＩ、ＷＡＤ２、ＷＡＤ
３により決められ、ＷＡＤＯが第Ｏ番地，ＷＡＤ１が第
１番地、ＷＡＤ２が第２番地、ＷＡＤ３が第３番地に対
応する．ＷＲＳはデータの書き込みパルスであり，ハイ
からロウに変化する時にＤＦＦ３１〜３４のいずれかに
データが書き込まれる．ＷＲＷは書き込むデータの幅を
示し、ハイの時１６ビット，ロウの時８ビットである．
ＷＨＥは８ビットのデータを書き込む時に、それぞれ８
ビットのデータ入力ＤエイまたはＤＩＬを選択するため
の信号であり、ＷＨＥがハイのときＤＩ．．ＷＨＥがロ
ウの時Ｄ’ｌＬが選択される。例えば．ＷＡＤＯがハイ
、ＷＲＷがハイ、ＷＨＥがハイの場合、ＥＮＯＲゲート
５ｏの出力がハイになり，スリーステートバッファ５５
と５８が導通状態になり、ＤＩＨのデータがＤＦＦ３１
と３３に入力され、Ｉ）＋ｃのデータがＤＦＦ３２と３
４に入力される。このときＷＲＳをハイからロウに変化
させると、ＮＯＲゲート５１と５２の出力がロウからハ
イに変化し、データがＤＦＦ３１と３２に書き込まれる
。つまり、第０番地にＤ４のデータが書き込まれ、第１
１地にＤ．Ｌのデータが書き込まれる。ＷＡＤ２がハイ
，ＷＲＷがロウ、ＷＨＥがロウの場合、ＷＲＳがハイか
らロウに変化するとＮＯＲゲート５３の出力がロウから
ハイに変化し、ＤＦＦ３２にデータが書き込まれる．こ
．のとき，ＥＮＯＲゲート５０の出力はロウであるので
、スリーステートバッファ５６と５７が導通状態であり
．　Ｉ）＋Ｌのデータが第３番地に書き込まれる。逆に
ＷＨＥがハイならば、ＥＮＯＲゲート５０の出力がハイ
となり，スリーステートバッファ５５と５８が導通状態
となり、Ｄ４のデータが第３番地に書き込まれる。

ＡＮＤゲート６１〜６４とスリーステートバッファ７１
〜７８は、ＤＦＦ３１〜３４のうちの読み出すデータを
選択するためのものである。読み出し番地はＲＡＤＯ．
　ＲＡＤＩ，ＲＡＤ２，ＲＡＤ３により決められ．ＲＡ
ＤＯが第０番地、ＲＡＤ１が第１番地、ＲＡＤ２が第２
番地、ＲＡＤ３が第３番地に対応する．ＲＤＷは読み出
すデータの幅を示し、ハイの時１６ビット、ロウの時８
ビットである。例えば、ＲＡＤＯがハイ、ＲＤＷがハイ
である場合、スリーステートバッファ７１と７４が導通
状態になり、ＤＦＦ３１内のデータつまり第Ｏ番地のデ
ータが、Ｉ）ｏｕに出力され、ＤＦＦ３２内のデータつ
まり第１番地のデータがＤ。乙に出力される．ＲＡＤ２
がハイ．ＲＤＷがロウの場合、スリーステートバッファ
７５が導通状態になり．ＤＦＦ３３内のデータつまり第
２番地のデータがＤ。９に出力される。

第４図は記憶量判定回路４の構成図である。

ＥＮＯＲゲート９３〜９６とＡＮＤゲートｌｏｏは書き
込み番地ＷＡＤＯ〜ＷＡＤ３と読み出し番地ＲＡＤＯ〜
ＲＡＤ３の一致を検出し、ＥＮＯＲゲート８５〜８８と
ＡＮＤゲート９８は書き込み番地の方が読み出し番地よ
りも１番地先行していることを検出し．ＥＮＯＲゲート
８１〜８４とＡＮＤゲート９７は書き込み番地が読み出
し番地よりも２番地先行していることを検出し、ＥＮＯ
Ｒゲート８９〜９２とＡＮＤゲート９９は書き込み番地
が読み出し番地よりも３番地先行していることを検出す
る。インバータ１０１，１０７とＡＮＤゲート１０２，
１０３，１０６とＮＯＲゲート１０４，１０５により記
憶量を示す信号ＥＭＰＴＹ，ＦＵＬＬ，ＢＹＴＥを出力
する。

ＥＭＰＴＹはデータが入っていないことを示し、書き込
み番地と読み出し番地が一教して、かつ、データが一杯
でない場合にハイになる。ＦＵＬＬはデータが一杯であ
ることを示し，書き込み番地が読み出し番地より２番地
先行しているときにデータが書き込まれたか，または，
書き込み番地が読み出し番地よりも３番地先行している
時にハイにセットされる。これは３バイトか４バイトデ
ータが書き込まれている状態に相当する。このＦＵＬＬ
は書き込み番地が読み出し番地よりも１つ先行している
時、または、書き込み番地が読み出し番地よりも２番地
先行している場合にデータが読み出された時にロウにリ
セットされる。

ＢＹＴＥはデータが１バイト記憶されていることを示し
、書き込み番地が読み出し番地よりも１番地先行してい
る場合にハイになる。

書き込み番地ＷＡＤが変化する場合を考える．例えば、
ＷＡＤが（０００１）→（００１０）に変化する場合に
、ビット間の遅延時間の違いにより、（０００１）→（
ｏｏｏｏ）→（ｏｏｉｏ）と（０００１）→（００１１
）→（００１０）の２通りの中間状態が起こる可能性が
ある。しかし、（ｏｏｏｏ）と（００１１）は読み出し
番地ＲＡＤの定常状態には一致するものがないため、Ａ
ＮＤゲート９７〜１００の出力にはハザードが生ぜず、
ＥＭＰＴＹ　，ＦＵＬＬ，ＢＹＴＥにもハザードは生じ
ない．ＲＡＤの変化時も同様である。

第５図により、第１の実施例の全体の動作例を説明する
．状態■ではＲＳＴがハイであるので，全回路が初期化
され、ＷＡＤは（０００１）　．　ＲＡＤは（０００１
）　　Ｆ　Ｕ　Ｌ　Ｌはロウ、ＥＭＰＴＹはハイ、ＢＹ
ＴＥはロウになる。書き込み動作は以下のとおりである
。状態■でＷＨＥがハイ，ＷＬＥがロウで、ＷＲＳにパ
ルスが入力されると、Ｄ．Ｈのデータ“Ａ”が書き込ま
れ、ＷＡＤが１つ進み（００１０．）になり、ＥＭＰＴ
Ｙがロウ、ＢＹＴＥがハイになる．状態■でＷＨＥがロ
ウ、ＷＬＥがハイで、ＷＲＳにパルスが入力されると、
Ｉ）＋ｃのデータ１４　Ｂ　＃ｊが書き込まれ、ＷＡＤ
が１つ進み（０１００）になり、ＢＹＴＥがロウになる
。状態■でＷＨＥがハイ、ＷＬＥがハイで、ＷＲＳにパ
ルスが入力されると、Ｄ１｝ｌのデータ“Ｃ”とＤｉｒ
，のデータ“Ｄ”が書き込まれ．ＷＡＤが２つ進み（０
００１）になりＦＵＬＬがハイになる． 読み出し動作は以下のとおりになる。状態■，■，■で
はＲＤＷがロウであるので、ＤｏＨから１１　Ａ　Ｉ７
が出力され、Ｉ）ｏ．．は非活性状態である。状態■で
ＲＤＳにパルスが入力されると、ＲＡＤが１つ進み（０
０１０）になる。状態■ではＲＤＷがハイなので、Ｄ　
Ｏ　１４から１７　Ｂ　１′Ｄ　０，から“Ｃ”が出力
される。ＲＤＳにパルスが入力されると，ＲＡＤは２つ
進み（１０００）になり、ＦＵＬＬはロウ、ＢＹＴＥは
ハイになる，状態■ではＲＤＷがロウであり、Ｄｏｔ＜
から“Ｄ”が出力される。

ＲＤＳにパルスが入力されると．ＲＡＤは１つ進み（０
００１）になり、ＥＭＰＴＹがハイ、ＢＹＴＥがロウに
なる． 本実施例によれば、８ビットと１６ビットの任意の組み
合わせで書き込んだデータを、書き込み時の組み合わせ
と異なる８ビットと１６ビットの組み合わせで８ビット
か１６ビットかによらず同一のタイミングで読み出すこ
とが可能である。３バイトのデータが記憶され、１バイ
トしか書き込めない状態でもＦＵＬＬ信号を出力するた
めに、１バイトしか書き込めない状態で、１６ビット（
２バイト）の誤書き込みを防止できる．また，ＢＹＴＥ
信号を設けたために，１バイトしかデータが記憶されて
いないのに，誤った１６ビット（２バイト）の読み出し
を防止できる．第２の実施例を第６図、第７図．第８図
、第９図、第１０図により説明する。第２の実施例は第
１図の書込番地カウンタ２と読出番地カウンタ３と記憶
量判定回路４に相当する． 第２の実施例の構成は第６図に示すとおりであり，第１
書込カウンタ２０１、第２書込カウンタ２０２、第３書
込カウンタ２０３、第１続出力ウンタ２０４、第２読出
力ウンタ２０５，一致検出器２１１〜２１５、ゲート２
２１〜２３０より成る， 第１書込カウンタ２０１と第１読出力ウンタ２０４の構
成を第８図に，第２書込カウンタ２０２の構成を第９図
に、第３書込カウンタ２０３と第２続出力ウンタ２０５
の構成を第１０図に示す． 第８図において、カウンタ出力Ｑ．，Ｑエ，Ｑ２，Ｑ．
，Ｑ．は、ハイを１′１″′，ロウを“０”とすると表
１に示す状態を取る。ＲＳがハイのとき回路を初期化し
、ステート番号Ｏの状態になる．ＷＩがロウのとき、Ｃ
Ｋがハイからロウに変化するとステート番号が ウに変化するとステート番号が２加算される．ただし，
ステート番号が１５を越える場合は、１６→０，１７→
１となる。例えば，ステート番号がＯから１に変化する
と、（Ｑ．，Ｑ３，Ｑ２，Ｑエ，Ｑ．）は（ｏｏｏｏｏ
）→（０００１１）と変化する。このとき、ビット間の
信号遅延により、 （ｏｏｏｏｏ）→（０００１０）→（０００１１）また
は、（ｏｏｏｏｏ）→（００００１）→（０００１１）
の２通りの中間状態が可能であるが．　　（０００１０
）　，　　（００００１）とも表１中には存在しない。

同様に、ステート番号１から３に変化するときには， （ｏｏｏｔＢ→（００１１１）→（００１０１）または
、（０００１１）→（００００１）→（００１０１）の
２通りの中間状態であるが、 （００１１１）　，　（００００１）とも表１中には存
在しない。

他の場合にも同様であり、ステート番号が１または２変
化する場合には常に２ビットのみが変化し、その中間状
態は表１中には存在しない。

第９図に示す第２書込カウンタ２０２と，第１０図に示
す第３書込カウンタ２０３および第２読出力ウンタ２σ
５は、第８図に示した第１″ｉ！ｉ込カウンタ２０１と
初期状態が異なるのみで，動作は同じである。第２書込
カウンタ２０３の初期状態は表１のステート番号１であ
り，第３書込カウンタ２０３と第２続出力ウンタの初期
状態は表１のステート番号２である。第１書込カウンタ
２０１の出力が書き込み番地ＷＡＤであり，第２書込カ
ウンタ２０２の出力はＷＡＤ＋１．第３書込カウンタ２
０３の出力はＷＡＤ＋２となる。第１読出力ウンタ２０
４の出力が読み出し番地ＲＡＤであり、第２読出力ウン
タ２０５の出力はＲＡＤ＋２となる．ＷＡＤとＲＡＤに
より１６バイトのメモリを管理する。

一致検出器２１１〜２１５の構成は第７図に示すとおり
である。この一致検出器に対する２人力Ａ，Ｂの関係が
（Ａ４，Ａ３，Ａ２，ＡＩ，ＡＯ）　＝　（Ｂ４，Ｂ　
３，　Ｂ　２，　Ｂ　１，　Ｂ　Ｏ）のとき，出力Ｙは
ハイになる。

一致検出器２１１はＷＡＤ＝ＲＡＤを検出する。

一致検出器２１２はＷＡＤ＋１＝ＲＡＤ＋２、即ちＷＡ
Ｄ＝ＲＡＤ＋１を検出し、ＣＴＩをハイにする。これは
データが１バイト記憶されていることに相当する。一致
検出器２１３はＷＡＤ＝ＲＡＤ＋２を検出し、ＣＴ２を
ハイにする６これはデータが２バイト記憶されている状
態に相当する．一致検出器２１４はＷＡＤ＋２＝ＲＡＤ
を検出し、ＣＴ１４をハイにする．これはデータが１４
バイト記憶されている状態、言い換えればデータを２バ
イト書き込める状態に相当する。一致検出器２１５はＷ
ＡＤ＋１＝ＲＡＤを検出し、ＣＴ１５をハイにする。こ
れはデータが１５バイト記憶されている状態、言い換え
ればデータを１バイト書き込める状態に相当する。

書込番地カウンタ２ｏ′１〜２０３のステーｌ・番号が
変化する際の中間状態は、表１中つまり読出番地カウン
タ２０４，２０５の定常状態と一致せず、読出番地カウ
ンタ２０４，２０５の中間状態は，書込番地カウンタ２
０１〜２０３の定常状態と一致しないため，一致検出器
２１１〜２１５の出力にハザードは生じない。

ゲート２２１〜２２４は、データが空であることを示す
ＥＭＰＴＹと、データが一杯であることを示すＦＵＬＬ
とを出力する．一致検出器２１１の出力がハイ、つまり
ＷＡＤ＝ＲＡＤとなるのは、データが空の場合とデータ
が一杯の場合の２通りの状態がある。ゲート２２１，２
２２によりＷＡＤ＝ＲＡＤになる直前の状態を保持して
おき，直前にＣＴ１またはＣＴ２がハイ、つまりデータ
が１バイトまたは２バイト記憶されていた場合は、デー
タが空と判定して、ＥＭＰＴＹをハイにする。

直前にＣＴ１４またはＣＴ１５がハイ、つまりデータが
１４バイトまたは１５バイト記憶されていた場合は，デ
ータが一杯と判定して、ＦＵＬＬをハイにする。

ゲート２２５〜２２７は、外部に対して読み出し動作の
延長を求める信号ＲＷＡＩＴを出力する．ＲＷＡＩＴは
、データが空であり、かつ、読み出し動作を示すＲＤＳ
がハイになった場合と、データが１バイト記憶されてお
り、かつ、２バイト（１６ビット）１１のデータの読み
出しを示すＲＤＷとＲＤＳがハイになった場合にはハイ
になり、読み出し動作の延長を要求する。ＲＤＷがロウ
ならば１バイト以上、ＲＤＷがハイならば２バイト以上
のデータが読み出し可能になれば、ＲＷＡＩＴはロウに
なる． ゲート２２８〜２３０は、外部に対して書き込み動作の
延長を求める信号ＷＷＡＩＴを出力する。

ＷＷＡＩＴは、データが一杯で書き込む余地がなく、か
つ、書き込み動作を示すＷＲＳがハイになった場合と，
データがＩＳバイト記憶されていて書き込む余地が１バ
イトしかなく、かつ、２バイト幅のデータの書き込みを
示すＷＲＷがハイになった場合にハイになり、書き込み
動作の延長を要求する．ＷＲＷがロウならば１バイト以
上，ＷＲＷがハイならば２バイト以上を書き込む余地が
あれば、ＷＷＡＩＴはロウになる． 第２の実施例によれば，ＣＴ１により読み出し可能なデ
ータが１バイト幅であることを示すことができる．ＣＴ
１５により書き込み可能なデータが１バイト幅であるこ
とを示すことができる。

ＲＷＡＩＴに読み出し動作を延長させ、ＷＷＡＩＴによ
り書き込み動作を延長させることが可能であり、誤った
読み出しや書き込み動作を防止できる．また，一致検出
器の出力にハザードが生じないため、ハザードによる誤
動作がなく，ハザードを除去するための特別の回路が不
要である． ［発明の効果］ 本発明によれば、書き込むデータ幅に書き込み動作のタ
イミングが依存せず，読み出しデータ幅に読み出し動作
のタイミングが依存しないため、データ幅によって，書
き込みや読み出しタイミングを変更する回路が不要であ
る。

また、書き込み番地を示すカウンタと読み出し番地のカ
ウンタの比較結果を示す信号にハザードが生じないため
、回路の誤動作を防止できる。

書き込みデータの幅と読み出しデータの幅とは独立に設
定可能なため，書き込み時にも読み出し時にも，データ
幅の組み合わせが任意に行える．さらに、書き込み可能
なデータ幅と読み出し可能なデータ幅を示す信号を出力
することにより，誤った幅でのデータの書き込み及び読
み出しを防止し，データの欠落や破壊を防止できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の構成図、第２図は第１
図の書込番地カウンタと読出番地カウンタの構成図、第
３図は第１図のＲＡＭの構成図，第４図は第１図の記憶
量判定回路の構成図、第５図は第１の実施例のタイミン
グチャート，第６図は本発明の第２の実施例の構成図、
第７図は第６図の一致検出器の構成図，第８図は第６図
の第１書込カウンタと第ｌ読出力ウンタの構成図、第９
図は第６図の第２書込カウンタの構成図，第１０図は第
６図の第３書込カウンタと第２読出力ウンタの構成図で
ある． １・・・ＲＡＭ、２・・・書込番地カウンタ，３・・・
読出番地カウンタ、４・・・記憶量判定回路，１１〜１
４・・・フリップフロップ、２１〜２４・・・セレクタ
，３１〜３４・・・フリップフロップ、４１〜４８・・
・ＡＮＤゲート、４９・・・ＯＲゲート，５０・・・Ｅ
ＮＯＲゲート，５１　〜５４・　ＮＯＲゲート，５５〜
５９・・・スリーステートバッファ、６１〜６４・・・
ＡＮＤゲート、７１〜７８・・・スリーステートバッフ
ァ，２ｏ１・・・第１書込カウンタ、２０２・・・第２
書込カウンタ、２０３・・・第３書込カウンタ、２０４
・・・第１読出力ウンタ、２０５・・・第２続出力ウン
タ、２１１〜２１５・・・一致検出器，２２１〜２３０
・・・ゲート． 第５図

Claims (1)

1. 【特許請求の範囲】 １、各々番地づけされた複数のデータ記憶領域を有する
   データ保持手段と、 該データ保持手段の書き込み番地を示す書き込みカウン
   タと、 上記データ保持手段の読みだし番地を示す読みだしカウ
   ンタと、 上記書き込みカウンタまたは読みだしカウンタが指示す
   る番地を基準として、単一の番地の指定または複数の番
   地の指定を切り換える切換手段と、 上記両カウンタの値を比較する比較手段とを備え、 上記両カウンタの少なくとも一方の増分または減分が可
   変であることを特徴とするファーストインファーストア
   ウト記憶装置。 ２、上記少なくとも一方のカウンタは、上記可変の増分
   または減分によるカウント動作時に、一度に変化するビ
   ットの数がカウンタの全ビット数より常に小さくなるよ
   う構成したことを特徴とする請求項１記載のファースト
   インファーストアウト記憶装置。 ３、上記少なくとも一方のカウンタは、上記可変の増分
   または減分によるカウント動作時に、常に、予め定めた
   一定数のビットのみが変化するよう構成したことを特徴
   とする請求項１記載のファーストインファーストアウト
   記憶装置。 ４、上記書き込みカウンタの増分または減分と、上記読
   みだしカウンタの増分または減分とを独立に可変とした
   ことを特徴とする請求項１記載のファーストインファー
   ストアウト記憶装置。 ５、上記比較手段は、上記両カウンタの値に応じて、書
   き込み可能なデータ幅を示す信号および／または読みだ
   し可能なデータ幅を示す信号を生成することを特徴とす
   る請求項１記載のファーストインファーストアウト記憶
   装置。 ６、パルスを計数し、１パルスに対する計数値の増分ま
   たは減分が可変であるカウンタにおいて、１パルスに対
   して変化するビットの数がカウンタの全ビット数よりも
   常に小さいことを特徴とするカウンタ。 ７、パルスを受ける毎に状態を変え、一定数のパルスに
   より、予め定められた順に複数の状態が一巡するカウン
   タにおいて、 一つの状態においてパルスを受けたとき、後続する１以
   上の状態を飛び越して状態を変える機能を付加したこと
   をを特徴とするカウンタ。 ８、上記予め定められた順に状態を変える場合および上
   記飛び越して状態を変える場合のいずれにおいても、変
   化するビット数が常に一定であることを特徴とする請求
   項７記載のカウンタ。 ９、一つの状態から他の状態ヘ変化する際に生じうる過
   渡状態は、上記予め定められた複数の状態のいずれにも
   該当しないことを特徴とする請求項７記載のカウンタ。