JPH02296335A - Semiconductor device - Google Patents

Semiconductor device

Info

Publication number
JPH02296335A
JPH02296335A JP1118081A JP11808189A JPH02296335A JP H02296335 A JPH02296335 A JP H02296335A JP 1118081 A JP1118081 A JP 1118081A JP 11808189 A JP11808189 A JP 11808189A JP H02296335 A JPH02296335 A JP H02296335A
Authority
JP
Japan
Prior art keywords
wiring
film
insulating film
polycrystalline silicon
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1118081A
Other languages
Japanese (ja)
Inventor
Toyoyuki Shimazaki
豊幸 嶋崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Priority to JP1118081A priority Critical patent/JPH02296335A/en
Publication of JPH02296335A publication Critical patent/JPH02296335A/en
Pending legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

PURPOSE:To improve operation speed and yield by arranging a second wiring laminated on a first wiring via an insulating film, and bringing the second wiring into contact with a polycrystalline silicon film of the first wiring through a connection hole formed on the insulating film. CONSTITUTION:On the surface of a semiconductor substrate 15, an insulating film 16 turning to a gate oxide film and the like is formed, and thereon a first wiring 11, an insulating film 13, and a second wiring 12 are laminated, thereby constituting a multilayer wiring structure, in which the first and the second wirings are mutually connected by a connection hole 14 formed in the insulating film 13. The second wiring 12 is brought into contact with a polycrystalline silicon film 11a hard to be oxidized, cut of the polycrystalline silicon film 11a and a metal film 11b which constitute the first wiring 11. Hence an oxide insulating film is not formed between the first wiring and the second wiring, so that the contact resistance between them can be remarkably reduced. Thereby the operating speed of a semiconductor device is improved, wirings are surely connected, and the yield is remarkably improved.

Description

【発明の詳細な説明】 (産業上の利用分野] この発明は、いわゆる多層配線構造を有し、電極配線と
して多結晶シリコン膜と高融点金属または高融点金属シ
リサイドで構成した金属膜とを積層した2層構造の配線
を用いた半導体装置に関するものである。
Detailed Description of the Invention (Industrial Application Field) The present invention has a so-called multilayer wiring structure, in which a polycrystalline silicon film and a metal film made of a high melting point metal or a high melting point metal silicide are laminated as electrode wiring. The present invention relates to a semiconductor device using wiring having a two-layer structure.

〔従来の技術〕[Conventional technology]

従来から、たとえばMO3型トランジスクのゲト電極材
料には多結晶シリコン膜が広く用いられてきたが、最近
ではこの多結晶シリコン膜と、高融点金属膜または高融
点金属シリザイI・膜とを積層させた2層構造の電極配
線が用いられるようになってきている。このような2層
構造の電極配線では、多結晶ソリコンのゲーI・酸化膜
との界面の安定性と、高融点金属または高融点シリサイ
ドの低いシー;・抵抗とのために、安定で、かつ高速な
回路動作が可能な半導体装置を実現することができる。
Conventionally, for example, polycrystalline silicon films have been widely used as gate electrode materials in MO3 type transistors, but recently, polycrystalline silicon films and high-melting point metal films or high-melting point metal silica I films have been laminated. Electrode wiring having a two-layer structure has come to be used. Such a two-layer structure electrode wiring is stable and stable due to the stability of the interface with the GaI/oxide film of the polycrystalline solicon and the low resistance of the high melting point metal or high melting point silicide. A semiconductor device capable of high-speed circuit operation can be realized.

第3図には、前述のような2層構造の電極配線を用いた
半導体装置の一部の構成が示されている。
FIG. 3 shows a partial structure of a semiconductor device using the above-described two-layer structure of electrode wiring.

この半導体装置は、5j02などの絶縁膜3を介在させ
て第1の配線1と第2の配線2とを形成した、いわゆる
多層配線構造を有するもので、絶縁膜3に形成した接続
孔4において両者を接触させて電気的接続を得るように
したものである。第1の配線1ば、前述の2層構造の電
極配線であって、多結晶シリコン膜+aと高融点金属ま
たは高融点金属シリザイ[・で構成した金属膜1. b
とを積層して構成されでいる。第2の配線2ば多結晶シ
リコン高融点金属または高融点金属シリ′リーイドから
なり、前記接続孔4において、第1の配線1の前記金属
膜1bに接触している。なお、第3図において、5はP
型シリコン基板などの半導体基板、6はゲト酸化膜など
となる5iOz膜なとの絶縁膜である。
This semiconductor device has a so-called multilayer wiring structure in which a first wiring 1 and a second wiring 2 are formed with an insulating film 3 such as 5j02 interposed therebetween. The two are brought into contact to establish an electrical connection. The first wiring 1 is the aforementioned two-layered electrode wiring, and is composed of a polycrystalline silicon film +a and a metal film 1. b
It is constructed by laminating layers. The second wiring 2 is made of polycrystalline silicon high melting point metal or high melting point metal silicide, and is in contact with the metal film 1b of the first wiring 1 in the connection hole 4. In addition, in Fig. 3, 5 is P
A semiconductor substrate such as a type silicon substrate, and 6 an insulating film such as a 5iOz film serving as a gate oxide film or the like.

このような構成によれば、2層構造の第1の配線1を用
いていることにより、高速な回路動作が可能であるので
、たとえばメモリなどでは高速アクセスが可能であると
ともに、多層配線+11¥造としているために配線面積
を実質的に減少させることができるので、半導体装置を
小型に構成することが可能である。
According to such a configuration, high-speed circuit operation is possible by using the first wiring 1 having a two-layer structure, so high-speed access is possible in, for example, a memory, and multilayer wiring +11 yen is possible. Because of the structure, the wiring area can be substantially reduced, so that the semiconductor device can be configured in a small size.

〔発明が解決しようとする課題] 上述のような半導体装置において、第2の配線2をたと
えば多結晶シリコンで構成する場合に、その形成を減圧
CVD (化学的気相成長)法によって行うときには、
CVD反応炉内が減圧される前に、金属膜1bQこおい
て接続孔4から露出する部分が400〜700°Cの大
気に晒されることになる。これによって、金属膜1+の
前記露出する部分には、大気中の酸素と金属膜1bとの
反応による酸化絶縁膜が形成され、この酸化絶縁膜によ
り、金属膜1bと第2の配線2との間の接触抵抗が大き
くなったり、また両者間が電気的に開放してしまったり
するなどの問題が生し、このため半導体装置の動作速度
の向上が妨げられ、また歩留りが悪いという問題があっ
た。このようなこ七は、前記第2の配線2を高融点金属
や高融点金属シリサイドで構成する場合にも同様であっ
た。
[Problems to be Solved by the Invention] In the semiconductor device as described above, when the second wiring 2 is made of, for example, polycrystalline silicon, when it is formed by low pressure CVD (chemical vapor deposition),
Before the pressure inside the CVD reactor is reduced, the portion of the metal film 1bQ exposed from the connection hole 4 is exposed to the atmosphere at 400 to 700°C. As a result, an oxide insulating film is formed on the exposed portion of the metal film 1+ by a reaction between oxygen in the atmosphere and the metal film 1b, and this oxide insulating film forms a connection between the metal film 1b and the second wiring 2. Problems such as an increase in contact resistance between the two or an electrical open circuit between the two occur, which hinders the improvement of the operating speed of semiconductor devices and causes problems such as poor yield. Ta. This also applies to the case where the second wiring 2 is made of a high melting point metal or a high melting point metal silicide.

この発明の目的は、」二連の技術的課題を解決し、動作
速度を向」−シ、また歩留りを向」二することができる
ようにした半導体装置を提供することである。
An object of the present invention is to provide a semiconductor device which can solve two technical problems and improve the operating speed and yield.

1課題を解決するだめの手段] この発明の半導体装置は、多結晶シリコン膜と金属■り
とを積層させた第1の配線と、この第1の配線に絶縁膜
を介在させて積層した第2の配線とを備え、前記絶縁膜
に形成した接続孔で前記第1の配線と第2の配線とを接
触させた半導体装置であって、 前記第2の配線を前記第1の配線の多結晶シリコン膜に
接触させたことを特徴とする。
[Means for Solving Problem 1] A semiconductor device of the present invention includes a first interconnection formed by laminating a polycrystalline silicon film and a metal layer, and a first interconnection formed by laminating the first interconnection with an insulating film interposed therebetween. 2 wiring, and the first wiring and the second wiring are brought into contact with each other through a contact hole formed in the insulating film, wherein the second wiring is connected to a plurality of the first wirings. It is characterized by being in contact with a crystalline silicon film.

〔作用] この発明の構成によれば、第2の配線III、第1の配
線を構成する多結晶シリニ1ン膜および金属膜のうち、
酸化されにくい多結晶シリコン膜に接触させられ、この
ようにして第1および第2の配線の相互の電気的接続を
達成するようにしているので、第1の配線と第2の配線
との間に従来のように酸化絶縁膜が形成されたりなどす
ることはなく、したがって両者の接触抵抗を格段に低酸
し、また両者の電気的接続を確実なものとすることがで
きる。
[Function] According to the configuration of the present invention, among the polycrystalline silicon film and the metal film that constitute the second wiring III and the first wiring,
Since the first and second wirings are brought into contact with a polycrystalline silicon film that is difficult to oxidize, and thus achieve mutual electrical connection between the first and second wirings, Unlike the conventional method, an oxide insulating film is not formed between the two, and therefore the contact resistance between the two can be significantly lowered, and the electrical connection between the two can be ensured.

〔実施例〕〔Example〕

第1図はこの発明の一実施例の半導体装置の基本的な構
成を示す断面図である。この半導体装置は、P型シリコ
ン基板などの半導体基板15表面にゲート酸化膜などと
なるS】02などの絶縁膜16を形成し、この絶縁膜1
6上に第1の配線11゜絶縁膜13.第2の配線12を
順に積層した多層配線構造の半導体装置であって、絶縁
膜13に形成した接続孔I4で、前記第1および第2の
配線1.1.12を相互に接触させて、両者の電気的接
続を得るようにしたものである。第1の配線11は、絶
縁膜16側から順に多結晶シリコン膜11aと、高融点
金属またば高融点金属シリサイドで構成した金属膜11
bとを積層させた2層構造の配線である。また、第2の
配線12は、多結晶シリコン、高融点金属または高融点
金属シリサイドで構成されている。
FIG. 1 is a sectional view showing the basic structure of a semiconductor device according to an embodiment of the present invention. In this semiconductor device, an insulating film 16 such as S]02, which serves as a gate oxide film, is formed on the surface of a semiconductor substrate 15 such as a P-type silicon substrate, and this insulating film 1
6, a first wiring 11° insulating film 13. A semiconductor device having a multilayer wiring structure in which second wirings 12 are sequentially stacked, the first and second wirings 1.1.12 are brought into contact with each other through a connection hole I4 formed in an insulating film 13, This is to obtain an electrical connection between the two. The first wiring 11 includes, in order from the insulating film 16 side, a polycrystalline silicon film 11a and a metal film 11 made of a high melting point metal or a high melting point metal silicide.
The wiring has a two-layer structure in which the Further, the second wiring 12 is made of polycrystalline silicon, a high melting point metal, or a high melting point metal silicide.

この実施例では、前記接続孔14近傍の部位には前記金
属膜11bが形成されておらず、したがってこの接続孔
14において、前記第2の配線12ば多結晶シリコン膜
11aに接触している。
In this embodiment, the metal film 11b is not formed in the vicinity of the connection hole 14, so the second wiring 12 is in contact with the polycrystalline silicon film 11a in the connection hole 14.

多結晶シリコン膜11aは、金属膜1 ]、 bに比較
して酸化されにくく、したがってたとえば第2の配線1
2の形成時において、多結晶シリコン膜1、 ] aの
接続孔14から露出する部位が高温の大気に晒されても
、前記露出する部位に酸化絶H1膜か形成されたりなど
することはなく、したがって第2の配線12と金属膜1
1. aとの電気的接続が良好に達成される。
The polycrystalline silicon film 11a is less likely to be oxidized than the metal films 1] and b, and therefore, for example, the second wiring 1
2, even if the portion exposed from the connection hole 14 of the polycrystalline silicon film 1, ]a is exposed to high temperature atmosphere, an oxidized H1 film will not be formed on the exposed portion. , therefore, the second wiring 12 and the metal film 1
1. A good electrical connection is achieved with a.

第2図は第1図に示された半導体装置の製造方法を説明
するための断面図である。1)型(100)100cm
シリコン基板15表面に、熱酸化によって膜厚500n
mのS】02膜16を形成し、この5iOz膜16」二
にその全面にわたって約L X 1020cm−’の燐
を含有した膜厚300nmの多結晶シリコン膜1、 ]
、 aを減圧CVD (化学的気相成長)法により形成
する。この状態が第2図(1)に示されている。
FIG. 2 is a cross-sectional view for explaining a method of manufacturing the semiconductor device shown in FIG. 1. 1) Mold (100) 100cm
A film with a thickness of 500 nm is formed on the surface of the silicon substrate 15 by thermal oxidation.
A polycrystalline silicon film 1 with a thickness of 300 nm and containing about L x 1020 cm of phosphorus over the entire surface of the 5iOz film 16 is formed.
, a are formed by low pressure CVD (chemical vapor deposition). This state is shown in FIG. 2(1).

次に、第2図(2)に示すように、多結晶ソリコン膜1
.1 a上に、その全面にわたって、膜厚300nmの
5iOz膜13aをCVD法により形成し、金属膜11
bを形成ずべき領域S1の前記5iOz膜1、3 aを
ホトエツチングにより除去する。
Next, as shown in FIG. 2 (2), the polycrystalline soric film 1
.. A 5iOz film 13a with a thickness of 300 nm is formed on the entire surface of the metal film 11a by CVD method.
The 5iOz films 1 and 3a in the region S1 where the film 2b is to be formed are removed by photoetching.

さらに、第2図(3)に示すように、111f記領域S
]に金属膜1.1 bを形成する。この金属膜]、 1
. bとして、たとえばタングステン膜を適用するとき
には、このタングステン膜は、六フン化タングステンガ
スを水素ガスで還元するようにした選択的CVD法によ
り形成することができる。その膜厚は300nmとされ
る。
Furthermore, as shown in FIG. 2(3), the area S indicated by 111f
] A metal film 1.1b is formed. This metal film], 1
.. For example, when a tungsten film is used as b, the tungsten film can be formed by selective CVD in which tungsten hexafluoride gas is reduced with hydrogen gas. The film thickness is 300 nm.

第2図(3)に示された状態から、膜厚500nmの5
iOz膜1..3bをCVD法などによって形成する。
From the state shown in Figure 2 (3), 5 with a film thickness of 500 nm
iOz membrane 1. .. 3b is formed by CVD method or the like.

このようにして5iOz膜13a、13bによって構成
された絶縁膜13に、ホトエツチングによって接続孔1
4を形成する。この状態が第2図(4)に示されている
。
In this way, the connection hole 1 is formed in the insulating film 13 composed of the 5iOz films 13a and 13b by photo-etching.
form 4. This state is shown in FIG. 2 (4).

この状態から、第2の配線12が形成され、その状態が
第2図(5)に示されている。第2の配線12をたとえ
ば多結晶シリコンにより構成する場合には、この第2の
配線12は減圧CVD法により形成することができる。
From this state, the second wiring 12 is formed, and this state is shown in FIG. 2(5). When the second wiring 12 is made of polycrystalline silicon, for example, the second wiring 12 can be formed by low pressure CVD.

このようにして作成された半導体装置では、第2の配線
12をたとえば減圧CV’ D法で形成する際に、接続
孔14から露出するのは多結晶シリコン膜11aである
。前述のようにこの多結晶シリコン膜11aは、金属膜
11bよりも酸化されにくく、したがって、CVD反応
炉内が減圧される前に高温の大気に晒されても、その表
面に酸化膜が形成されることばない。したがって、第2
の配線12と多結晶シリコン膜11aとの間には絶縁膜
が介在されることはなく、したがって両者の接触により
、第1および第2の配線11.12の電気的接続は良好
に達成されることになる。
In the semiconductor device manufactured in this way, when the second wiring 12 is formed by, for example, a low pressure CV'D method, it is the polycrystalline silicon film 11a that is exposed from the connection hole 14. As mentioned above, this polycrystalline silicon film 11a is less likely to be oxidized than the metal film 11b, so even if it is exposed to high temperature air before the pressure inside the CVD reactor is reduced, an oxide film will not be formed on its surface. There are no words. Therefore, the second
An insulating film is not interposed between the wiring 12 and the polycrystalline silicon film 11a, and therefore, good electrical connection between the first and second wirings 11 and 12 is achieved through contact between the two. It turns out.

ごのようにして、第1の配線11と第2の配線12との
接続が良好に行われることにより、両者の間の接触抵抗
を低減して、半導体装置の動作を高速に行わせることが
でき、また第1および第2の配線11.12の間が開放
状態となることを確実に防くごとができるので、半導体
装置の歩留りを格段に向上することができるようになる
。
By establishing a good connection between the first wiring 11 and the second wiring 12 in this way, the contact resistance between them can be reduced and the semiconductor device can operate at high speed. Furthermore, since it is possible to reliably prevent the gap between the first and second wirings 11 and 12 from becoming open, the yield of semiconductor devices can be significantly improved.

前述の実施例では、第1の配線11の金属膜11bとし
て、選択的CVD法によるタングステン1jψを用いる
ようにしたが、この金属膜11bとしては、たとえばス
バンタ法により形成されるチタン膜などの高融点金属I
I先 CVD法により形成されるタングステンシリサイ
ド膜やスパッタ法により形成されるモリブデンシリサイ
ド膜なとの高融点金属シリサイド膜などを用いることが
できる。さらに、第2の配線12の材料としては、多結
晶シリコンだけでなく、高融点金属および高融点金属シ
リサイドなどを用いることができる。
In the above-mentioned embodiment, tungsten 1jψ formed by selective CVD is used as the metal film 11b of the first wiring 11. Melting point metal I
A high melting point metal silicide film such as a tungsten silicide film formed by a CVD method or a molybdenum silicide film formed by a sputtering method can be used. Furthermore, as the material for the second wiring 12, not only polycrystalline silicon but also a high melting point metal, a high melting point metal silicide, or the like can be used.

〔発明の効果〕〔Effect of the invention〕

以上のようにこの発明の半導体装置によれば、第1の配
線と第2の配線との間に従来のように酸化絶縁膜が形成
されたりなどすることはなく、したがって両者の接触抵
抗を格段に低減し、また両者の電気的接続を確実なもの
とすることができる。
As described above, according to the semiconductor device of the present invention, an oxide insulating film is not formed between the first wiring and the second wiring as in the conventional case, and therefore the contact resistance between the two is significantly reduced. Moreover, the electrical connection between the two can be ensured.

これによって、半導体装置の動作速度を向上することが
できるとともに、配線接続を確実に行わせて、半導体装
置の歩留りを格段に向上することができるようになる。
As a result, the operating speed of the semiconductor device can be improved, and the wiring connections can be made reliably, thereby significantly improving the yield of the semiconductor device.

【図面の簡単な説明】[Brief explanation of drawings]

第1図はこの発明の一実施例の半導体装置の基本的な構
成を示す断面図、第2図はその製造方法を説明するだめ
の断面図、第3図は従来技術を示す断面図である。 11・・・第1の配線、 lta・・・多結晶シリコン膜、 1b ・・金属膜、12 ・・第2の配線、13・・・絶縁 膜、 14・・・接続孔 ■ 、−<D   Ln
FIG. 1 is a sectional view showing the basic structure of a semiconductor device according to an embodiment of the present invention, FIG. 2 is a sectional view illustrating its manufacturing method, and FIG. 3 is a sectional view showing a conventional technique. . 11...First wiring, lta...Polycrystalline silicon film, 1b...Metal film, 12...Second wiring, 13...Insulating film, 14...Connection hole ■, -<D Ln

Claims (1)

【特許請求の範囲】 多結晶シリコン膜と金属膜とを積層させた第1の配線と
、この第1の配線に絶縁膜を介在させて積層した第2の
配線とを備え、前記絶縁膜に形成した接続孔で前記第1
の配線と第2の配線とを接触させた半導体装置であって
、 前記第2の配線を前記第1の配線の多結晶シリコン膜に
接触させたことを特徴とする半導体装置。
[Scope of Claims] A first wiring in which a polycrystalline silicon film and a metal film are laminated, and a second wiring in which a polycrystalline silicon film and a metal film are laminated with an insulating film interposed therebetween; The first connection hole formed
What is claimed is: 1. A semiconductor device in which a wiring and a second wiring are in contact with each other, wherein the second wiring is in contact with a polycrystalline silicon film of the first wiring.
JP1118081A 1989-05-10 1989-05-10 Semiconductor device Pending JPH02296335A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1118081A JPH02296335A (en) 1989-05-10 1989-05-10 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1118081A JPH02296335A (en) 1989-05-10 1989-05-10 Semiconductor device

Publications (1)

Publication Number Publication Date
JPH02296335A true JPH02296335A (en) 1990-12-06

Family

ID=14727524

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1118081A Pending JPH02296335A (en) 1989-05-10 1989-05-10 Semiconductor device

Country Status (1)

Country Link
JP (1) JPH02296335A (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52127784A (en) * 1976-04-19 1977-10-26 Fujitsu Ltd Semiconductor device
JPS5535349U (en) * 1978-08-28 1980-03-06
JPS58200557A (en) * 1982-05-18 1983-11-22 Nec Corp Forming method for multilayer wiring
JPS6213048A (en) * 1985-07-10 1987-01-21 Matsushita Electronics Corp Manufacture of semiconductor integrated circuit
JPS62222654A (en) * 1986-03-19 1987-09-30 Fujitsu Ltd Manufacture of semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52127784A (en) * 1976-04-19 1977-10-26 Fujitsu Ltd Semiconductor device
JPS5535349U (en) * 1978-08-28 1980-03-06
JPS58200557A (en) * 1982-05-18 1983-11-22 Nec Corp Forming method for multilayer wiring
JPS6213048A (en) * 1985-07-10 1987-01-21 Matsushita Electronics Corp Manufacture of semiconductor integrated circuit
JPS62222654A (en) * 1986-03-19 1987-09-30 Fujitsu Ltd Manufacture of semiconductor device

Similar Documents

Publication Publication Date Title
JPH02220464A (en) Semiconductor device and manufacture thereof
JPS6190445A (en) Semiconductor device
JP2805765B2 (en) Semiconductor memory device
JPH0240935A (en) Multilayer wiring structure
JPS61164241A (en) Semiconductor device
JPH0645614A (en) Method of manufacturing read-only semiconductor memory
JPH0426162A (en) Floating gate semiconductor memory and manufacture thereof
JP2950620B2 (en) Semiconductor device
JPH01291450A (en) Semiconductor device
JPS63257268A (en) Semiconductor integrated circuit
JP2797367B2 (en) Method for manufacturing semiconductor integrated circuit device
JPS62104138A (en) Semiconductor device
JPS6240761A (en) Read-only semiconductor memory and manufacture thereof
JPS6312169A (en) Manufacture of semiconductor device
JPS61196554A (en) Semiconductor integrated circuit device
JPH03214735A (en) Manufacture of semiconductor device
JPS61253832A (en) Semiconductor device
JPH06104428A (en) Semiconductor device and manufacturing method thereof
JPS63100750A (en) Semiconductor device
JPS5885550A (en) Manufacture of laminated integrated circuit element
JPH0227730A (en) Semiconductor device
JPH01281754A (en) Semiconductor device
JPS6145859B2 (en)
JPS6331151A (en) Semiconductor device
JPH0461272A (en) Semiconductor device