JPH02296339A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02296339A JPH02296339A JP1117061A JP11706189A JPH02296339A JP H02296339 A JPH02296339 A JP H02296339A JP 1117061 A JP1117061 A JP 1117061A JP 11706189 A JP11706189 A JP 11706189A JP H02296339 A JPH02296339 A JP H02296339A
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- Japan
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- gate electrodes
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- gate electrode
- semiconductor substrate
- substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体装置の製造方法に関し、特にゲート電極
の高集積化を行った半導体装置の製造方法に関する。
の高集積化を行った半導体装置の製造方法に関する。
〈従来の技術〉
半導体装置を高集積化するために、１層のゲート電極の
微細化のみでは限界があり、２層のゲート電極が使われ
てきている。このような半導体装置は、１層目のゲート
電極上に２層目のデー１〜電極の一部が重なった構造に
なっている。
微細化のみでは限界があり、２層のゲート電極が使われ
てきている。このような半導体装置は、１層目のゲート
電極上に２層目のデー１〜電極の一部が重なった構造に
なっている。
〈発明が解決しようとする課題〉
上記した半導体装置の従来の構造には以下に述べる問題
がある。即ち、２層目のゲート電極の一部が１層目のゲ
ート電極に重なるので、ゲート電極間を電気的に遮断す
るチャンネルストッパーの形成が困難になることである
。
がある。即ち、２層目のゲート電極の一部が１層目のゲ
ート電極に重なるので、ゲート電極間を電気的に遮断す
るチャンネルストッパーの形成が困難になることである
。
本発明は上記事情に鑑みて創案されたものであり、ゲー
ト電極が極度に集積化されているにもかかわらず、ゲー
ト電極間に自己整合的にチャンネルストッパーを形成す
ることができる半導体装置の製造方法を提供することを
目的としている。
ト電極が極度に集積化されているにもかかわらず、ゲー
ト電極間に自己整合的にチャンネルストッパーを形成す
ることができる半導体装置の製造方法を提供することを
目的としている。
〈課題を解決するための手段〉
上記課題を解決するために本発明の半導体装置の製造方
法は、半導体基板上に１層目ゲート電極を形成後、前記
基板の前記電極間の表面にチャンネルストッパー用の不
純物を注入し、次いで前記電極の側面に絶縁層を形成後
、前記絶縁層間の前記表面をエツチングして前記表面の
不純物を除去してから、前記表面に２層目ゲート電極材
極成する。
法は、半導体基板上に１層目ゲート電極を形成後、前記
基板の前記電極間の表面にチャンネルストッパー用の不
純物を注入し、次いで前記電極の側面に絶縁層を形成後
、前記絶縁層間の前記表面をエツチングして前記表面の
不純物を除去してから、前記表面に２層目ゲート電極材
極成する。
〈作用〉
１層目ゲート電極間の半導体基板の表面にチャンネルス
トッパー用の不純物を注入するので、この注入は容易に
行うことができる。この注入後、１層目ゲート電極の側
面に絶縁層を形成し、この絶縁層間の半導体基板の表面
をエツチングして絶縁層間の半導体基板内の不純物を除
去して絶縁層の下の半導体基板内にのみ不純物を残す。
トッパー用の不純物を注入するので、この注入は容易に
行うことができる。この注入後、１層目ゲート電極の側
面に絶縁層を形成し、この絶縁層間の半導体基板の表面
をエツチングして絶縁層間の半導体基板内の不純物を除
去して絶縁層の下の半導体基板内にのみ不純物を残す。
次に、絶縁層間の半導体基板の表面に２層目ゲート電極
を形成する。故に、絶縁層の下の半導体基板内の不純物
がチャンネルストッパーの役目をする。
を形成する。故に、絶縁層の下の半導体基板内の不純物
がチャンネルストッパーの役目をする。
〈実施例〉
以下、図面を参照して本発明の一実施例を説明する。第
１回はこの実施例を説明するだめの図面であって、第１
図（ａ）は半導体装置の斜視図、第１図（ｂ）〜（濁は
半導体装置の各製造段階における断面説明図であって、
第１図（ａ）のＡ−Ａ線矢示断面に相当する図である。
１回はこの実施例を説明するだめの図面であって、第１
図（ａ）は半導体装置の斜視図、第１図（ｂ）〜（濁は
半導体装置の各製造段階における断面説明図であって、
第１図（ａ）のＡ−Ａ線矢示断面に相当する図である。
第１図（ａ）に示すように、３１基板１上に、高温酸素
雰囲気中でＳｉＯ□膜２を約３００人の厚みに形成した
のち、フォトリソグラフィによって直線状のパターン２
０を形成してから、このパターン２０をマスクとしたイ
オン注入によって１１Ｏ３＋−ランジスタのソース、ド
レイン領域３をＳｉ基板１の表面に形成し、引き続き高
温熱処理する。
雰囲気中でＳｉＯ□膜２を約３００人の厚みに形成した
のち、フォトリソグラフィによって直線状のパターン２
０を形成してから、このパターン２０をマスクとしたイ
オン注入によって１１Ｏ３＋−ランジスタのソース、ド
レイン領域３をＳｉ基板１の表面に形成し、引き続き高
温熱処理する。
次いで、パターン２０と５ｉＯ７膜２とを除去後、高温
酸素雰囲気中で、第１図（ｂ）に示すように、厚みが１
００〜３００人の５ｉＯ７膜のゲート電極材４を形成す
る。この時点で上記ソース、ドレイン領域３の接合長は
０．３μｍ以上になるように調節する。そして、このゲ
ート薄膜４上に、フォトリソグラフィおよびエツチング
によって、１層目のゲート電極５をバターニングする。
酸素雰囲気中で、第１図（ｂ）に示すように、厚みが１
００〜３００人の５ｉＯ７膜のゲート電極材４を形成す
る。この時点で上記ソース、ドレイン領域３の接合長は
０．３μｍ以上になるように調節する。そして、このゲ
ート薄膜４上に、フォトリソグラフィおよびエツチング
によって、１層目のゲート電極５をバターニングする。
この後、チャンネルストッパー形成のために、第１図（
Ｃ）に示すように、Ｓｉ基板１と同型の不純物６を浅く
（例えばボロンの場合１５ｋｅＶにて）イオン注入後、
ゲート薄膜４上とゲート電極５の表面に化学的気相成長
法によってＳｉＯ□膜７を２０００〜５０００人の厚み
に形成してから、第１図（ｄ）に示すように、異方性エ
ツチングによって、ＳｉＯ□膜７を、その膜厚程度エツ
チングし、ゲーＩ・電極５の側面にのみＳｔＯ□膜７を
残ず。
Ｃ）に示すように、Ｓｉ基板１と同型の不純物６を浅く
（例えばボロンの場合１５ｋｅＶにて）イオン注入後、
ゲート薄膜４上とゲート電極５の表面に化学的気相成長
法によってＳｉＯ□膜７を２０００〜５０００人の厚み
に形成してから、第１図（ｄ）に示すように、異方性エ
ツチングによって、ＳｉＯ□膜７を、その膜厚程度エツ
チングし、ゲーＩ・電極５の側面にのみＳｔＯ□膜７を
残ず。
次に、第１図（ｅ）に示すように、既に形成したデー１
−Ｔｉｔ膜４を除去後、ＳｉＯ□膜７およびゲート電極
５の下以外のＳｉ基板１の表面を約１０００〜１５００
人程度エツチングすると、ゲート電極５の側面に残って
いる５ｉＯ８膜７の下のみに注入された不純物６が残っ
てチャンネルストッパーとなる。
−Ｔｉｔ膜４を除去後、ＳｉＯ□膜７およびゲート電極
５の下以外のＳｉ基板１の表面を約１０００〜１５００
人程度エツチングすると、ゲート電極５の側面に残って
いる５ｉＯ８膜７の下のみに注入された不純物６が残っ
てチャンネルストッパーとなる。
この後、Ｓｉ基板１の表面に、新たに５ｉＯｚ膜のケー
ト薄膜８を形成してから、このゲート薄膜８、ＳｉＯ□
膜７およびゲート電極５のそれぞれの表面に２層目のゲ
ート電極となるゲート電極材を堆積後、図示しないフォ
トレジスト壱塗布してフオＩ・リソグラフィとエツチン
グによって、第１図（ｆ）に示すように、２層目のゲー
ト電極９をバターニングする。
ト薄膜８を形成してから、このゲート薄膜８、ＳｉＯ□
膜７およびゲート電極５のそれぞれの表面に２層目のゲ
ート電極となるゲート電極材を堆積後、図示しないフォ
トレジスト壱塗布してフオＩ・リソグラフィとエツチン
グによって、第１図（ｆ）に示すように、２層目のゲー
ト電極９をバターニングする。
次いで、高温酸素雰囲気中での酸化による５ｉＯ７膜の
形成または化学的気相成長法で基板の全表面にＮＳＣ、
ＰＳＧ 、、ＢＰＳＧ等の絶縁膜１０を形成する。最後
に、図示しない電極取り出し口と電極配線パタニングを
行うことで所望の半導体装置を得ることができる。
形成または化学的気相成長法で基板の全表面にＮＳＣ、
ＰＳＧ 、、ＢＰＳＧ等の絶縁膜１０を形成する。最後
に、図示しない電極取り出し口と電極配線パタニングを
行うことで所望の半導体装置を得ることができる。
〈発明の効果〉
以上説明したように本発明の半導体装置の製造方法は、
半導体基板上に１層目ゲート電極を形成後、この電極間
の基板にチャンネルストッパー用の不純物を注入し、次
いで前記電極の側面に絶縁層を形成後、この絶縁層間の
基板の表面をエツチングしてこの表面の不純物を除去し
てから、この表面に２層目ゲート電極を形成する。
半導体基板上に１層目ゲート電極を形成後、この電極間
の基板にチャンネルストッパー用の不純物を注入し、次
いで前記電極の側面に絶縁層を形成後、この絶縁層間の
基板の表面をエツチングしてこの表面の不純物を除去し
てから、この表面に２層目ゲート電極を形成する。
従って、本発明の半導体装置の製造方法によれば、ゲー
ト電極が極度に集積化されているにもかかわらず、ゲー
ト電極間に自己整合的にチャンネルストッパーを形成す
ることができる。
ト電極が極度に集積化されているにもかかわらず、ゲー
ト電極間に自己整合的にチャンネルストッパーを形成す
ることができる。
第１図は本発明の一実施例を説明するための図面であり
、第１図（ａ）は半導体装置の斜視図であって、ソース
、ドレイン領域形成用不純物注入のためにパターンを形
成した状態を示す。第１図（ｂ）〜（（至）は半導体装
置の各製造段階における断面説明図であって、この断面
は第１図（ａ）の△−Ａ線矢示断面に相当する。第１図
（ｂ）ば１層目ゲート電極を形成した状態、第１図（Ｃ
）は１層目ゲート電極間にチャンネルストッパー用の不
純物を注入後、絶縁層を形成した状態、第１図（ｄ）は
１層目ゲート電極の側面に絶縁層を残した状態、第１図
（ｅ）は絶縁層間の不純物を除去した状態、第１図（ｆ
）は２層目ゲート電極を形成した状態、第１図Ｆｇ）は
基板の表面に絶縁膜を形成した状態を示す。 １ ・・・半導体基板、５ ・・・１層目ゲート電極、
６ ・・・不純物、７ ・・・絶縁層、９２層目ゲー１
〜電極。 特許出願人 シャープ株式会社
、第１図（ａ）は半導体装置の斜視図であって、ソース
、ドレイン領域形成用不純物注入のためにパターンを形
成した状態を示す。第１図（ｂ）〜（（至）は半導体装
置の各製造段階における断面説明図であって、この断面
は第１図（ａ）の△−Ａ線矢示断面に相当する。第１図
（ｂ）ば１層目ゲート電極を形成した状態、第１図（Ｃ
）は１層目ゲート電極間にチャンネルストッパー用の不
純物を注入後、絶縁層を形成した状態、第１図（ｄ）は
１層目ゲート電極の側面に絶縁層を残した状態、第１図
（ｅ）は絶縁層間の不純物を除去した状態、第１図（ｆ
）は２層目ゲート電極を形成した状態、第１図Ｆｇ）は
基板の表面に絶縁膜を形成した状態を示す。 １ ・・・半導体基板、５ ・・・１層目ゲート電極、
６ ・・・不純物、７ ・・・絶縁層、９２層目ゲー１
〜電極。 特許出願人 シャープ株式会社
Claims (1)
- （１）半導体基板上に１層目ゲート電極を形成後、前記
電極間の前記基板にチャンネルストッパー用の不純物を
注入し、次いで前記電極の側面に絶縁層を形成後、前記
絶縁層間の前記基板の表面をエッチングして前記表面の
不純物を除去してから、前記表面に２層目ゲート電極を
形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117061A JP2516429B2 (ja) | 1989-05-10 | 1989-05-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117061A JP2516429B2 (ja) | 1989-05-10 | 1989-05-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02296339A true JPH02296339A (ja) | 1990-12-06 |
| JP2516429B2 JP2516429B2 (ja) | 1996-07-24 |
Family
ID=14702459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1117061A Expired - Fee Related JP2516429B2 (ja) | 1989-05-10 | 1989-05-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2516429B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008093A (en) * | 1997-02-03 | 1999-12-28 | Sharp Kabushiki Kaisha | Method of making a mask ROM |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6422044A (en) * | 1987-07-17 | 1989-01-25 | Hitachi Ltd | Manufacture of semiconductor integrated circuit device |
-
1989
- 1989-05-10 JP JP1117061A patent/JP2516429B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6422044A (en) * | 1987-07-17 | 1989-01-25 | Hitachi Ltd | Manufacture of semiconductor integrated circuit device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008093A (en) * | 1997-02-03 | 1999-12-28 | Sharp Kabushiki Kaisha | Method of making a mask ROM |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2516429B2 (ja) | 1996-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080430 Year of fee payment: 12 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090430 Year of fee payment: 13 |
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| LAPS | Cancellation because of no payment of annual fees |