JPH02297623A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマイクロプロセッサに係り、特にマイクロプロ
セッサにおけるメモリ内データの最大値または最小値と
その値が格納されているアドレスとを、ソフト的にでは
なく、ハード的に求めるデータ制御回路に関するもので
ある。

［従来の技術］ 第２図は従来のマイクロプロセッサの一構成例を示すブ
ロック図である（特願昭６２−１５４３２８号明細書）
。

算術論理演算器２（以下、ＡｌＯ２と略称）は２個の入
力ポートＸ、Ｙを有し、Ｘ入力ポートに入力されたデー
タからＹ入力ポートに入力されたデータを減算する。こ
の減算により、ＡｌＯ２からはＳフラグ１９が出力され
、Ｓフラグ１９はＡｌＯ２の演算結果が負のときアクテ
ィブとなる。これら２個の入力ポートＸ、Ｙのうち入力
ポートＹには、Ｙ入力バス１１を介してデータバス１上
に乗るデータが入力される。また、入力ポートＸには、
ＡｌＯ２の演算結果を格納するアキュムレータ３（以下
、ＡＣＣ３と略称）の出力がＡＣＣ出力バスＩＯを介し
て入力される。このＡ、　ＣＣ３の出力は分岐されてデ
ータバス１にも送られる。

アドレスポインタ５はメモリアドレス線１４を介してメ
モリ４へ指示すべきアドレスを出力する。

メモリ４の入出力はメモリバス１３を介してデータバス
１に接続され、指示アドレスに格納されているデータを
データバス１上に読み出し、あるいはデータバス１から
送られて来るデータを指示アドレスに書き込む。

Ａレジスタ６、Ｂレジスタ７、Ｃレジスタ８゜Ｄレジス
タ９の４個のレジスタは、それぞれＡ　ノ＜ス１５．Ｂ
バス１６．Ｃバス１７．Ｄバス１８を介してデータバス
１に接続され、データバス１上のデータを取り込み、あ
るいは取り込んだデータをデータバスｌ上に出力する。

このように構成されたマイクロプロセッサにおいて、今
、第３図に示すように、メモリ４へのアドレスＡｉから
Ａｉ＋（ｎ−１）（ただし、ｉ≧０、ｎ≧２）までに格
納されているデータｎ個の中から最大値と、その最大値
が格納されているメモリアドレスを求めることを考える
。

最大値とそのメモリアドレスを求めるためのアルゴリズ
ムを示したのが第４図である。ここで、Ａｋはメモリア
ドレス、（Ｘ）はＸに格納されているデータ、Ｒｍａｘ
は最大値を格納するレジスタ。

ＡＲｍａ　ｘは最大値のメモリアドレスの値を格納する
レジスタである。

先ず、メモリアドレスＡｉに格納されているデータ（Ａ
ｉ）を最大値を格納するレジスタＲｍａ　ｘに、メモリ
アドレスＡｉの値を最大値のメモリアドレスの値を格納
するレジスタＡＲｍａｘにそれぞれ格納した上で、ｉ＋
１をレジスタｋにセットする（ステップ４］、、４２）
。

次に、レジスタＲｍａ　ｘに格納された値がレジスタ（
Ａｋ）に格納された値よりも小さいか否かが判断される
（ステップ４３）。Ｒｍａｘ＜（Ａｋ）であれば、レジ
スタ内容を更新する必要があるとして、データ（Ａｋ）
の値をレジスタＲｍａ　ｘに、メモリアドレスＡｋの値
をＡＲｍａ　ｘに格納スル（ステップ４４）。逆にＲｍ
ａ　ｘ≧（Ａ　ｋ　）であれば、更新する必要がないの
で上記ステップ４４をジャンプする。ここでに＋ｌをレ
ジスタｋに格納する（ステップ４５）。

その後、レジスタにの内容かに＝　ｉ　−ｎであるか否
かを判断して、否であれば全メモリアドレスについての
サーチが未だ終了していないとしてステップ４３へ戻り
、メモリアドレスＡｉ〜Ａｉ−（ｎ−１）までに格納さ
れているデータの中から最大値とそのメモリアドレスと
を求めるループ（ステップ４３〜４６）を、ｋ　＝　ｉ
−ｎになるまで（合計ｎ回）繰り返す（ステップ４６）
。

上述した第４図に示すアルゴリズムを第２図に示す従来
のマイクロプロセッサで実現するための手順を第５図に
示す。ここで、ＡＲはデータの最大値を格納するＡレジ
スタ（３，ＢＲはその最大値のメモリアドレスを格納す
るＢレジスタ７、ＣＲはサーチする最初の番地となるに
番目のアドレスＡｋを格納するＣレジスタ３．ＤＲは最
終番地であるｉ−ｎ番目のアドレスを格納するＤレジス
タ９である。

先ず、メモリアドレスＡｔに格納されているデータ（Ａ
ｉ）を最大値を格納するレジスタＡＲに、メモリアドレ
スＡｉの値を最大値のメモリアドレスの値を格納するレ
ジスタＢＲに、ｉ＋ｌｌ目のアドレスＡｔ＋１をレジス
タＣＲに、ｉ−１番目のアドレスＡｉ−ｎをレジスタＤ
Ｒにそれぞれ格納する。その上で、アドレスポインタ５
のアドレスをＡｉ＋ｌにセットする。ここでｉ＋ｌはレ
ジスタｋにセットする（ステップ５１．５２）。

次に、レジスタＡＲに格納したデータ（ＡＲ）から、ア
ドレスポインタ５によって指定されたアドレスＡｋに格
納されているメモリ４のデータ（Ａｋ）を読み出してＡ
ｌＯ２により減算し、その演算結果をＡＣＣ３に格納す
る（ステップ５３）。この演算結果によりＡｌＯ２から
出されるＳフラグ１９がアクティブか否かを判断する（
ステップ５４）。アクティブであれば、レジスタ内容を
更新する必要があるとして、メモリ４から読み出したデ
ータ（Ａｋ）の値をデータレジスタＡＲに、レジスタＣ
Ｒに格納されているメモリアドレス（ＣＲ）の値をアド
レスレジスタＢＲにそれぞれ格納する（ステップ５５）
。逆にアクティブでなければ、更新する必要がないので
上記ステップ５５をジャンプする。

そして、次に予め１つ進めたアドレスを記憶させておく
ために、ＡｌＯ２によって、アドレスポインタＣＲ内に
格納されているアドレスデータ（ＣＲ）に１を加算し、
その結果をＡＣＣ３に蓄積し、その結果（Ａ　ＣＣ）を
更にアドレスレジスタＣＲに格納する（ステップ５６．
５７）。

その後、実際にアドレスを１つ進めるために、アドレス
ポインタ５のメモリアドレスを１増加させる。即ち、ｋ
の値をに＋ｌにセットする（ステップ５８）。そして、
レジスタＣＲに格納したアドレスデータ（ＣＲ）から、
最終アドレスレジスタＤＲに格納されているアドレスデ
ータ（Ｄ　Ｒ）ヲＡＬＵ２により減算する。即ち、Ａｋ
からＡｉ−ｎを減算し、その演算結果をＡＣＣ３に格納
する（ステップ５９）。この演算結果により、レジスタ
ＣＲとＤＲとの内容が（ＣＲ）−（ＤＲ）であるか否か
を判断して、否であれば必要とする範囲のメモリアドレ
スについてのサーチが未だ終了していないとしてステッ
プ５３へ戻り、メモリアドレスＡｉ〜Ａｉ−（ｎ−１）
までに格納されているデータの中から最大値とそのメモ
リアドレスとを求めるループ（ステップ５３〜６０）を
、（ＣＲ）＝（ＤＲ）になるまで（合計ｎ回）繰り返す
（ステップ６０）。

このようにして、上記ループ内でメモリデータの大小を
求める演算と、サーチするアドレスの記憶と、サーチア
ドレスが最終アドレスに達したか否のチェックとの３つ
の処理を行って、最終的に、最大値はＡレジスタ６　（
ＡＲ）に、そして、最大値のメモリアドレスはＢレジス
タ７　（ＢＲ）に求められている。

［発明が解決しようとする課題］ しかしながら、上記した構成の従来装置では、メモリア
ドレスＡｉからＡｉ＋（ｎ−１）までに格納されている
ｎ個のデータの最大値と、そのメモリアドレスとを求め
るために、第５図に示す０回ループする部分でのマイク
ロプログラム命令に数命令を必要とし、この数を例えば
ｐとすると、ループ全体のステップ数は、 Ｘｎ となり、ループのステップ数は、ｎが大きいとｐが１つ
増えるだけでｎ個も増えてしまうという欠点があった。

この発明の目的は、取り扱うデータの個数ｎが大きいと
、ループ内のマイクロプログラム命令数ｐが１つ増える
だけでループ全体のステップがｎ個増え、その結果非常
に大きなステップ数になることが避けられないというソ
フトウェア的処理ではなく、現時点でのデータ最大値と
その最大値のメモリアドレスとを、ハードウェア的処理
によって自動的に更新して求めることによって、上述し
た従来技術の問題点を解消して、ループ内のマイクロプ
ログラムの命令数を減らしてループに必要なプログラム
のステップ数を大幅に減らすことができるマイクロプロ
セッサを提供することにある。

［課題を解決するための手段］ この発明のマイクロプロセッサは、記憶装置に格納され
ているデータの中から最大値または最小値を求めると共
に、その最大値または最小値が格納されている記憶装置
の番地を求めるものである。

このようなマイクロプロセッサは、２個の入力ポートＸ
、Ｙを有し、入力ポートＸに入力されたデータから入力
ポートＹに入力されたデータを減算する算術論理演算器
と、上記記憶装置の番地を順次指定することにより、記
憶装置からこれに格納されているデータを順次取り出し
て、上記算術論理演算器の２個の入力ポートＸ、Ｙのう
ち入力ポートＹに入力する入力手段と、上記入力ポート
Ｙに入力されるデータを分岐して、この分岐データを入
力とするＹ入力蓄積手段とを備えている。

そして、さらに上記Ｙ入力蓄積手段の出力を入力とし、
かつ上記算術論理演算器の２個の入力ポートＸ、Ｙのう
ち入力ポートＸに出力を入力するデータ蓄積手段と、上
記記憶装置の指定番地を入力とする番地蓄積手段と、上
記算術論理演算器による演算結果が負または正になった
ときに、Ｙ入力蓄積手段の出力を上記データ蓄積手段に
入力させると共に、上記記憶装置の指定番地を上記番地
蓄積手段に入力させるゲート回路とを備えて構成された
ものである。

［作用］ 本発明のマイクロプロセッサにより、記憶装置に格納さ
れているデータの中から最大値と、その最大値が格納さ
れている記憶装置の番地を求める場合について述べる。

入力ポートｘに入力されるデータ蓄積手段の出力と、記
憶装置の指定番地から取り出されて、入力ポートＹに入
力される記憶データとがＡＬＵによって減算される。な
お、上記Ｙ入力ポートに入力される記憶データは分岐さ
れて、Ｙ入力蓄積手段に蓄積される。

ＡＬＵによる演算結果が負になると、ゲート回路により
、上記記憶データが現段階で最大値であると判断され、
この記憶データの蓄積されているＹ入力蓄積手段からそ
の記憶データかデータ蓄積手段に転送されて蓄積される
。

また、同時に現段階で最大値であると判断された記憶デ
ータの格納されている指定番地が番地蓄積手段に蓄積さ
れる。

入力手段により、次の番地が指定されると、記憶装置か
ら当該番地に格納されている次の記憶データ（今回の記
憶データ）が取り出されて、入力ポートＹに入力される
。このとき入力ポートＸには最大値と判断されている記
憶データ（前回の記憶データ）がデータ蓄積手段から入
力される。このとき今回の記憶データがＹ入力蓄積手段
に蓄積される。

これら両データの減算をするＡＬＵによる演算結果が、
ここで例えば正になると、前回の記憶データが現段階で
未だ最大値であると判断されるので、今回の記憶データ
が蓄積されているＹ入力蓄積手段からはその記憶データ
がデータ蓄積手段には転送されず、データ蓄積手段には
前回の記憶データが蓄積されたままとなる。同様に番地
蓄積手段にも前回の指定番地が保持されたままとなる。

逆に、演算結果が負になると、前回と同様に、データ蓄
積手段と番地蓄積手段とにそれぞれ蓄積される内容は更
新され、現段階で最大値であると判断された今回の記憶
データがデータ蓄積手段に蓄積され、またその記憶デー
タの格納されている指定番地が番地蓄積手段に蓄積され
る。

このようにして、アドレスを自動的に進めることで、記
憶装置のデータを順次取り出して、この取り出したデー
タと前回までに最大値と判断されたデータとがＡＬＵに
より繰返し演算され、演算結果が負であれば最大値とそ
の番地とが更新され、正であれば前回までの最大値とそ
の番地が（♀持される。

従って、データ蓄積手段と番地蓄積手段とに最終的に残
ったデータおよび番地が、最大値であり、また最大値の
番地となる。

なお、最小値を求める場合には、演算結果が正のときに
データおよび番地を更新させればよく、その他は最大値
の場合と同じである。

［実施例］ 以下、本発明の一実施例を第１図を用いて説明する。

ｍ１図はこの発明のマイクロプロセッサの一例を示すブ
ロック図である。

ＡＬＵ２は、２個の入力ポートＸ、Ｙを有し、入力ポー
トＸに入力されたデータから入力ポートＹに入力された
データを減算する。この減算によりＡＬＵ２からはＡＬ
Ｕ２の演算結果が負のときアクティブとなるＳフラグ１
９が北方される。これら２個の入力ポートＸ、Ｙのうち
入力ポートＹには、Ｙ入力バス１１を介してデータバス
１上に乗るデータが入力される。

また、入力ポートＸには、セレクタ２５より選択された
２つのデータのうちのいずれか一方のデータが入力バス
２４を介して入力される。セレクタ２５により選択され
る２つのデータの一方は、ＡｌＯ２の演算結果を格納す
るＡＣＣ３の出力であり、これはＡＣＣ出力バス１０を
介して供給される。この入力ポートＸに入力されるＡＣ
Ｃ３の出力は分岐されてデータバスｌにも送られる。

セレクタ２５により選択される他方のデータは、データ
レジスタ出力バス２３を介して供給されるデータレジス
タ２７の出力である。ここで、セレクタ２５を設けてＡ
ＣＣ３の出力がＡｌＯ２にフィードバックする系を残し
ておいたのは、一般的に持っているＡｌＯ２の機能を損
ねないようにするためである。

入力手段は、アドレスポインタ５からメモリアドレス線
１４を介してメモリ４のアドレスを順次指定することに
より、メモリ４からこれに格納されているデータを順次
読み出して、メモリバス１３を通してデータバスｌ上に
導き、Ｙ入力バス１１を介して上記ＡＬＵ２の２個の入
力ポートＸ。

Ｙのうちの入力ポートＹに入力する。

Ｙ入力レジスタ２６は、ＡｌＯ２の入力ポートＹへＹ入
力バス１１を介して入力される入力データが分岐して入
力され、これをラッチする。

データレジスタ２７は、Ｙ入力レジスタ２６の出力を入
力とし、かつＡｌＯ２の２個の入力ポートＸ、Ｙのうち
入力ポートＸにセレクタ２５を介してその出力を供給す
る。

アドレスレジスタ２８は、メモリアドレス線１４を介し
てメモリ４に供給される指定アドレスを分岐して入力と
し、これをラッチしてアドレスバス１８を介してデータ
バスｌ上に送出する。

ゲート回路２１は例えばＡＮＤ回路で構成され、ＡｌＯ
２による演算結果が負になって、これより出力されるＳ
フラグ１９がアクティブになったとき、常時マイクロプ
ログラム命令に同期してパルスを発生するクロック２０
を、データレジスタ２７およびアドレスレジスタ２８に
出力して、Ｙ入力レジスタ２６の出力をデータレジスタ
２７に入力させると共に、アドレスポインタ５がらメモ
リ４に出力される指定アドレスをアドレスレジスタ２８
に入力させる。

さて、次に上記したような構成の作動について説明する
。

今、メモリ４のアドレスＡｉがらＡｉ＋（ｎ−１）（た
だし、ｉ≧０、ｎ≧２）までに格納されているデータｎ
個の中から最大値と、その最大値のアドレスを求めるこ
とを考える。

まず、メモリ４のアドレスＡｉに格納されているデータ
（Ａｉ）をデータレジスタ２７に格納し、また、アドレ
スポインタ５の示すアドレス値Ａｉをアドレスレジスタ
２８に格納した上で、メモリアドレスをＡｉ＋ｌにセッ
トしておく。

次に、ある特別なマイクロプログラム命令、即ち最大値
及びそのアドレスを求めるという１つのマイクロプログ
ラム命令を実行すると、セレクタ２５がデータレジスタ
２７からの出力を選択し、データレジスタ２７に格納さ
れているデータ（Ｔ２Ｒ）と、アドレスポインタ５が現
在水しているアドレスＡｍに格納されているメモリ４の
データ（Ａｍ）との間で、ＡｌＯ２によって （Ｔ２Ｒ）−（Ａｍ） という減算を行い、メモリ４のアドレスを１増加させる
ということが実行される。

また、この動作と同時に、まず、ＡｌＯ２の入力ポート
Ｙに流れるデータ（Ａｍ）はＹ入力レジスタ２６にラッ
チされる。そして、ＡｌＯ２の演算結果が負のときにＳ
フラグ１９がアクティブとなり、ゲート回路２１はＳフ
ラグ１９がアクティブになったときのみクロック２ｏの
パルスを通過させる。これがカウントクロック２２とな
って、データレジスタ２７のクロック入力に入力され、
今ラッチしたばかりのＹ入力レジスタ２６のデータ（Ａ
ｍ）がデータレジスタ２７にラッチされる。

また一方では、カウントクロック２２はアドレスレジス
タ２８のクロック入力に入力され、アドレスポインタ５
のアドレス出力値Ａｍがアドレスレジスタ２８にラッチ
される。

以上の動作を行う特定のマイクロプログラム命令をｎ回
実行するだけで最大値をデータレジスタ２７に、最大値
のアドレスをアドレスレジスタ２８に得ることができる
。

なお、アドレスレジスタ２８に格納されている最大値の
アドレスはアドレスレジスタバス１８を介してデータバ
ス１に、データレジスタ２７に格納されている最大値は
ＡｌＯ２等を介してデータバス１に出力することができ
る。

上述したように本実施例のマイクロプロセッサは、Ａｌ
Ｏ２の２入力ポートＸ、ＹのうちＹ入力に流れるデータ
をラッチするＹ入力レジスタ２６と、ＡｌＯ２でｘ−ｙ
の演算結果がＸ＜ＹのときＹ入力レジスタ２６のデータ
をラッチし、また出力がＡｌＯ２の入力ポートｘへ接続
されているデータレジスタ２７と、ＡｌＯ２でＸ−Ｙの
演算結果が同じ＜ｘ＜ｙのときメモリ４のアドレス値を
ラッチするアドレスレジスタ２８と、Ｘ＜Ｙのときこれ
らデータレジスタ２７．アドレスレジスタ２８を制御す
るゲート回路２１とを設けたものである。

これにより、メモリ４のアドレスＡｉからＡｉ＋（ｎ−
１）までに格納されているｎ個のデータの中から最大値
とそのメモリアドレスを求めるとき、メモリ４内のデー
タを順番に取り出して、その時点の最大値とそのメモリ
アドレスとの更新を１つのマイクロプログラム命令で実
現できる。

従って、今まで、１つのメモリデータに対して、最大値
とそのアドレスを求める処理を行うのに、例えばソフト
処理で求めていた従来のものかｐ命令必要であったとす
ると、ハード処理で求めている本実施例のものでは全体
のマイクロプログラムのステップ数が１／ｐになること
か期待できる。

なお、上記実施例ではＡｌＯ２の演算結果が負のときに
アクティブとなるＳフラグ１９を立て、最大値を求める
ようにしたが、負のときにアクティブとなるフラグの代
わりに、正のときアクティブとなるフラグを設けると、
最小値を求めることも可能となる。

［発明の効果］ 本発明によれば、データの中から最大値とそのメモリア
ドレスとを求めるソフトウェア的処理を、ハードウェア
に置き換えるようにしたので、繰返しループ内のマイク
ロプログラムの命令数を減らしてループに必要なプログ
ラムのステップ数を大幅に減らすことができる。

【図面の簡単な説明】

第１図は本発明によるマイクロプロセッサの一実施例を
示すブロック図、第２図は従来のマイクロプロセッサの
一例を示すブロック図、第３図はメモリアドレスＡ１−
Ａ１＋（ｎ−１）に格納されているメモリのデータ構成
図、第４図はメモリアドレスＡｉ〜Ａｉ＋（ｎ−１）ま
でに格納されているデータの中から最大値とそのメモリ
アドレスとを求めるためのアルゴリズムを説明するフロ
ーチャート、第５図は第４図に示すアルゴリズムを第２
図のマイクロプロセッサで実現するための従来の手順を
示すフローチャートである。 ２は算術論理演算器（Ａ　Ｌ　Ｕ　）、４は記憶装置と
してのメモリ１．５，１１，１３．１４は入力手段であ
って、ｌはメモリバス、５はアドレスポインタ、１１は
Ｙ入力アドレス、１３はメモリ／ｓｌス。 １４はメモリアドレス線、２１はゲート回路、２６はＹ
入力蓄積手段であるＹ入力レジスタ、２７はデータ蓄積
手段であるデータレジスタ、２８は番地蓄積手段として
のアドレスレジスタ、Ｘ、　　Ｙは入力ポートである。 １Ｕ 従来例によるマイクａフ゛ロ七フ号 第２図 メモリ構成 第３図

Claims (1)

1. 【特許請求の範囲】 記憶装置に格納されているデータの中から最大値または
   最小値を求めると共に、その最大値または最小値が格納
   されている記憶装置の番地を求めるマイクロプロセッサ
   において、 ２個の入力ポートＸ、Ｙを有し、入力ポートＸに入力さ
   れたデータから入力ポートＹに入力されたデータを減算
   する算術論理演算器と、 上記記憶装置の番地を順次指定することにより、該記憶
   装置からこれに格納されているデータを順次取り出して
   、上記算術論理演算器の２個の入力ポートＸ、Ｙのうち
   入力ポートＹに入力する入力手段と、 上記入力ポートＹに入力されるデータを分岐して、この
   分岐データを入力とするＹ入力蓄積手段と、 該Ｙ入力蓄積手段の出力を入力とし、かつ上記算術論理
   演算器の２個の入力ポートＸ、Ｙのうち入力ポートＸに
   出力を入力するデータ蓄積手段と、上記記憶装置の指定
   番地を入力とする番地蓄積手段と、 上記算術論理演算器による演算結果が負または正になっ
   たときに、Ｙ入力蓄積手段の出力を上記データ蓄積手段
   に入力させると共に、上記記憶装置の指定番地を上記番
   地蓄積手段に入力させるゲート回路と を備えたことを特徴とするマイクロプロセッサ。