JPH02297942A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02297942A JPH02297942A JP1118194A JP11819489A JPH02297942A JP H02297942 A JPH02297942 A JP H02297942A JP 1118194 A JP1118194 A JP 1118194A JP 11819489 A JP11819489 A JP 11819489A JP H02297942 A JPH02297942 A JP H02297942A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
- H10D10/021—Manufacture or treatment of heterojunction BJTs [HBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
- H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
- H10D62/852—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs being Group III-V materials comprising three or more elements, e.g. AlGaN or InAsSbP
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- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置及びその製造方法に関し、特にＨ
ＢＴ（ヘテロバイポーラトランジスタ）の高性能化、高
均一化に関するものである。
ＢＴ（ヘテロバイポーラトランジスタ）の高性能化、高
均一化に関するものである。
第３図（ａ）〜（（至）に従来のＨＢＴの製造方法を示
す。
す。
第３図（ａ）において、１は半絶縁性ＧａＡｓ基板であ
る。２はサブコレクタ層を形成するｎ” ＧａＡｓ層で
あり、厚さ約５０００人、不純物濃度的５ Ｘ １０
”ｃ ｍ−”、である。３はコレクタ層を形成するｎ−
ＧａＡｓ層であり、厚さ約５０００人、不純物濃度的５
Ｘ１０１ｂｃｍ−’である。
る。２はサブコレクタ層を形成するｎ” ＧａＡｓ層で
あり、厚さ約５０００人、不純物濃度的５ Ｘ １０
”ｃ ｍ−”、である。３はコレクタ層を形成するｎ−
ＧａＡｓ層であり、厚さ約５０００人、不純物濃度的５
Ｘ１０１ｂｃｍ−’である。
４はベース層を形成するｐ” ＧａＡｓ層であり、厚さ
約１０００人、不純物濃度的Ｉ Ｘ １０”ｃｍ−３で
ある。５ａはエミツタ層５との間のグレーテイング層で
あるｎ−ＡＮＫＧａ、−ｘＡｓ層で、Ｘは０から０．３
まで徐々に変化するものであり、厚さ約５００人、不純
物濃度的３ Ｘ １０ ” ｃ”ｍ−’である。
約１０００人、不純物濃度的Ｉ Ｘ １０”ｃｍ−３で
ある。５ａはエミツタ層５との間のグレーテイング層で
あるｎ−ＡＮＫＧａ、−ｘＡｓ層で、Ｘは０から０．３
まで徐々に変化するものであり、厚さ約５００人、不純
物濃度的３ Ｘ １０ ” ｃ”ｍ−’である。
５はエミツタ層を形成するｎ−Ａｌ１゜、、Ｇａ、、。
Ａｓ層であり、厚さ約１０００人、不純物濃度的３ Ｘ
１０”ｃｍ−’である。５ｂはエミッタキャップ層６
との間のグレーテイング層であるｎ−ＡＬ＋Ｃａｔ−、
Ａｓ層で、Ｘは０．３からＯまで徐々に変化するもので
あり、厚さ約５００人、不純物濃度的３Ｘ１０”ｃｍ−
’である。
１０”ｃｍ−’である。５ｂはエミッタキャップ層６
との間のグレーテイング層であるｎ−ＡＬ＋Ｃａｔ−、
Ａｓ層で、Ｘは０．３からＯまで徐々に変化するもので
あり、厚さ約５００人、不純物濃度的３Ｘ１０”ｃｍ−
’である。
６はエミッタキャップ層を形成するｎ” −ＧａＡｓｌ
ｔｉ！であり、厚さ約２０００人、不純物濃度的５Ｘ１
０”ｃｍ−３である。
ｔｉ！であり、厚さ約２０００人、不純物濃度的５Ｘ１
０”ｃｍ−３である。
また、第３図（ｂ）において、７は第１種の絶縁膜であ
る５ｉｆｔによるエミッタ電極用のダミーバ、ターンで
、厚さは約５０００人である。８はＭｇ”のイオン注入
によってｐ型化した外部ベース領域であり、深さは約３
０００人、不純物濃度的５×１０”ｃｍ−３である。
る５ｉｆｔによるエミッタ電極用のダミーバ、ターンで
、厚さは約５０００人である。８はＭｇ”のイオン注入
によってｐ型化した外部ベース領域であり、深さは約３
０００人、不純物濃度的５×１０”ｃｍ−３である。
第３図（Ｃ）において、９はＳｉＯまたはＳｉＮによる
第２種の絶縁膜で、厚さ約３０００人である。
第２種の絶縁膜で、厚さ約３０００人である。
ｌＯはＢ９またはＨ＋等のイオン注入によって形成され
た絶縁領域であり、深さ約１３０００人、不純物濃度的
Ｉ Ｘ １０”ｃｍ−’である。
た絶縁領域であり、深さ約１３０００人、不純物濃度的
Ｉ Ｘ １０”ｃｍ−’である。
第３図（ｄ）において、１１は第２種の絶縁膜９をＲＩ
Ｅ等で加工したサイドウオールである。
Ｅ等で加工したサイドウオールである。
第３図（ｅ）、 （ｆ）において、１２はベース電極形
成用のレジストパターン、１３．１３ａはＡｕＺｎ等で
形成されたベース電橋金属である。
成用のレジストパターン、１３．１３ａはＡｕＺｎ等で
形成されたベース電橋金属である。
第３図（粉において、１４はレジストによる平坦化及び
ＲＩＥによるレジストと絶縁膜の等速エツチングによっ
て平坦化された第１種または第２種の絶縁膜、１５はＡ
ｕＣｅ系合金等で形成されたエミッタ電極である。
ＲＩＥによるレジストと絶縁膜の等速エツチングによっ
て平坦化された第１種または第２種の絶縁膜、１５はＡ
ｕＣｅ系合金等で形成されたエミッタ電極である。
次に製造方法について説明する。
第３図（ａ）に示したエピ構造を、分子線エピタキシ法
（ＭＢＥ法）または有機金属気相成長法（ＭＯＣＶＤ法
）により形成する。
（ＭＢＥ法）または有機金属気相成長法（ＭＯＣＶＤ法
）により形成する。
第３図（ｂ）において上記第３図（ａ）に示したエピ構
造上にＳｉｎ、による第１種の絶縁膜を全面に形成し、
これを写真製版してエミッタ電極用のダミーパターン７
を形成する。そして、上記第１種の絶縁膜７をマスクと
してｎ”−ＧａＡｓ層（エミッタキャップ層）６を硫酸
と過酸化水素と水の混合液等によりウェットエツチング
する。
造上にＳｉｎ、による第１種の絶縁膜を全面に形成し、
これを写真製版してエミッタ電極用のダミーパターン７
を形成する。そして、上記第１種の絶縁膜７をマスクと
してｎ”−ＧａＡｓ層（エミッタキャップ層）６を硫酸
と過酸化水素と水の混合液等によりウェットエツチング
する。
次に第１種の絶縁膜７をマスクとしてＭｇ”をイオン注
入し、深さ約３００ｐ人、不純物濃度的５Ｘ１０”ｃｍ
−″の外部ベース領域８を形成する。
入し、深さ約３００ｐ人、不純物濃度的５Ｘ１０”ｃｍ
−″の外部ベース領域８を形成する。
第３図（Ｃ）においてＳＩＯまたはＳｉＮによる第２種
の絶縁膜９をウェハ全面に形成した後、レジストパター
ンをマスクとしてＢ“またはＨｏをイオン注入し、絶縁
領域１０を深さ約１３０００人、不純物濃度約１×１０
１′７ｃｍ−３に形成する。
の絶縁膜９をウェハ全面に形成した後、レジストパター
ンをマスクとしてＢ“またはＨｏをイオン注入し、絶縁
領域１０を深さ約１３０００人、不純物濃度約１×１０
１′７ｃｍ−３に形成する。
第３図（ｄ）において、第２種の絶縁膜９をＳＩＯの場
合Ｃ！Ｆｂ 十〇ＨＦ３ ＋０２ ＋Ｈｅの混合ガス、
ＳｉＮの場合ＣＨＦＩ ＋０２の混合ガスを用いたＲＩ
Ｅで加工し、サイドウオール１１を形成する。但し、こ
の際のエツチングは第１種の絶縁膜７をエツチングしな
い条件（基板温度とガスの混合比の条件等）で行う。
合Ｃ！Ｆｂ 十〇ＨＦ３ ＋０２ ＋Ｈｅの混合ガス、
ＳｉＮの場合ＣＨＦＩ ＋０２の混合ガスを用いたＲＩ
Ｅで加工し、サイドウオール１１を形成する。但し、こ
の際のエツチングは第１種の絶縁膜７をエツチングしな
い条件（基板温度とガスの混合比の条件等）で行う。
第３図（ｅ）において、レジストパターンを形成し、全
面にＡｕＺｎ等の金属１３を蒸着することによってレジ
ストパターン１２と第１種の絶縁膜７をマスクとして第
１種の絶縁膜７に対し、サイドウオール１１の厚み分だ
け離してベース電極１３ａを形成する。
面にＡｕＺｎ等の金属１３を蒸着することによってレジ
ストパターン１２と第１種の絶縁膜７をマスクとして第
１種の絶縁膜７に対し、サイドウオール１１の厚み分だ
け離してベース電極１３ａを形成する。
第３図（ｆ）において、レジストパターン１２．第１種
の絶縁膜７．サイドウオール１１をフッ酸等によってエ
ツチング除去し、不要な金属１３も同時に除去する。な
お、４０はコレクタ電極である。
の絶縁膜７．サイドウオール１１をフッ酸等によってエ
ツチング除去し、不要な金属１３も同時に除去する。な
お、４０はコレクタ電極である。
第３図（網において、第１種（または第２種）の絶縁膜
１４を全面に形成した後、エミッタキャップ層６の頭出
しを行うため、全面にレジストを堆積して平坦化し、か
つＲＩＥによるレジストと絶縁膜の等速エツチングを行
うことによって第１種（または第２種）の絶縁膜１４の
平Ｆ旦化を行う。
１４を全面に形成した後、エミッタキャップ層６の頭出
しを行うため、全面にレジストを堆積して平坦化し、か
つＲＩＥによるレジストと絶縁膜の等速エツチングを行
うことによって第１種（または第２種）の絶縁膜１４の
平Ｆ旦化を行う。
頭出しされたエミッタキャップ層６上にＡｕＧｅ系合金
等のエミッタ電極金属１５を形成する。
等のエミッタ電極金属１５を形成する。
従来のＨＢＴの製造方法は以上のように構成されており
、ベース領域を表面に取り出し、ベース電極を装置表面
に形成するために、Ｍｇ”のイオン注入法を用いている
。
、ベース領域を表面に取り出し、ベース電極を装置表面
に形成するために、Ｍｇ”のイオン注入法を用いている
。
しかし、イオン注入法では外部ベース領域８の濃度はせ
いぜい〜５Ｘ ｌ Ｏ”ｃｒｒＶ３であまり高くできず
、外部ベース抵抗を低減することができなかった。
いぜい〜５Ｘ ｌ Ｏ”ｃｒｒＶ３であまり高くできず
、外部ベース抵抗を低減することができなかった。
またエミッタ電極を形成する際にエミッタキャップ層６
による段差を利用して、レジストによる平坦化、ＲＩＨ
によるレジストと絶縁膜の等速エツチングによるエミッ
タキャップ層６の頭出しを行っているが、この場合再現
性、均一性が悪いものであった。
による段差を利用して、レジストによる平坦化、ＲＩＨ
によるレジストと絶縁膜の等速エツチングによるエミッ
タキャップ層６の頭出しを行っているが、この場合再現
性、均一性が悪いものであった。
また、エミッタキャップ層６はｎ” −ＧａＡｓ層で形
成されており、これは段差をかせぐために２０００〜３
０００人程度の厚みが必要であり、ウェットエツチング
でその段差が形成されるものであったが、ウェットエツ
チングによるバラツキのためエミツタ幅の再現性、均一
性が悪く、即ち、エミッタがエッチされすぎたり、残っ
たりし、エミツタ幅の微細化が困難であった。
成されており、これは段差をかせぐために２０００〜３
０００人程度の厚みが必要であり、ウェットエツチング
でその段差が形成されるものであったが、ウェットエツ
チングによるバラツキのためエミツタ幅の再現性、均一
性が悪く、即ち、エミッタがエッチされすぎたり、残っ
たりし、エミツタ幅の微細化が困難であった。
さらに、ベース電極１３ａをエミッタ部に対してサイド
ウオール１１の厚み分だけ離して形成しているが、エミ
ッタ電極用ダミーパターン７とレジストパターン１２上
に蒸着されたベース電橋金属１３との分離が困難であり
、歩留りを劣化させるものであった。
ウオール１１の厚み分だけ離して形成しているが、エミ
ッタ電極用ダミーパターン７とレジストパターン１２上
に蒸着されたベース電橋金属１３との分離が困難であり
、歩留りを劣化させるものであった。
この発明は上記のような問題点を解消するためになされ
たもので、ベース抵抗を低減できるとともに、エミッタ
電極を微細化でき、高速化、高集積化に有利であり、さ
らには再現性、均一性に優れた高性能ＨＢＴを得ること
のできる半導体装置及びその製造方法を得ることを目的
とする。
たもので、ベース抵抗を低減できるとともに、エミッタ
電極を微細化でき、高速化、高集積化に有利であり、さ
らには再現性、均一性に優れた高性能ＨＢＴを得ること
のできる半導体装置及びその製造方法を得ることを目的
とする。
この発明に係るＨＢＴは、ｎ” −ＩｎＧａＡｓ層を最
表面に設けることにより高融点金属のノンアロイでエミ
ッタ電極のオーミックコンタクトを形成でき、これによ
りエミッタ電極を微細化できるようにし、またエミッタ
電極とそのサイドウオールを用いて自己整合的に拡散に
よって外部ベース領域を形成し、これによりベース抵抗
を低減できるようにしたものである。
表面に設けることにより高融点金属のノンアロイでエミ
ッタ電極のオーミックコンタクトを形成でき、これによ
りエミッタ電極を微細化できるようにし、またエミッタ
電極とそのサイドウオールを用いて自己整合的に拡散に
よって外部ベース領域を形成し、これによりベース抵抗
を低減できるようにしたものである。
またこの発明に係るＨＢＴあるいはその製造方法は、上
記構成に加え、さらにＥＣＲ−ＣＶＤ装置によりエミッ
タ電極の平坦化５頭出しを行い、上記高融点金属エミッ
タ上に低抵抗金属を積層できるようにしたものである。
記構成に加え、さらにＥＣＲ−ＣＶＤ装置によりエミッ
タ電極の平坦化５頭出しを行い、上記高融点金属エミッ
タ上に低抵抗金属を積層できるようにしたものである。
この発明においては、ｎ”−ＩｎＧａＡｓｌｉを表面に
設けたから、該層をその下のＧａＡｓ層に対して選択エ
ツチングできることによってエミッ夕電掻を均一に再現
性良く、微細化できるので、素子寸法を小さくすること
ができ、高速化、高集積化に有利である。
設けたから、該層をその下のＧａＡｓ層に対して選択エ
ツチングできることによってエミッ夕電掻を均一に再現
性良く、微細化できるので、素子寸法を小さくすること
ができ、高速化、高集積化に有利である。
また、エミッタ電極とそのサイドウオールを用いて自己
整合的に拡散によって外部ベース領域を形成するように
したから、外部ベース領域の濃度を十分に上げてベース
抵抗を下げることができ、素子を高性能化できる。
整合的に拡散によって外部ベース領域を形成するように
したから、外部ベース領域の濃度を十分に上げてベース
抵抗を下げることができ、素子を高性能化できる。
また、ＥＣＲ−ＣＶＤ装置により、エミッタ電極の平坦
化１頭出しを行うようにしたから、エミッタ電極である
高融点金属上に低抵抗金属を再現性良く積層でき、低い
エミッタ抵抗の実現によって素子の高性能化を達成する
ことができる。
化１頭出しを行うようにしたから、エミッタ電極である
高融点金属上に低抵抗金属を再現性良く積層でき、低い
エミッタ抵抗の実現によって素子の高性能化を達成する
ことができる。
さらに上記ＥＣＲ−ＣＶＤＣ開−よるエミッタ電極の平
坦化０頭出しによってデバイスが平ｉｕ化されるので、
その後の配線等のプロセス上有利であり、高集積化に適
している。
坦化０頭出しによってデバイスが平ｉｕ化されるので、
その後の配線等のプロセス上有利であり、高集積化に適
している。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例によるＨＢＴの断面図、第２
図（ａ）〜（ｆ）は第１図のＨＢＴを得るための本発明
の製造方法を示す図である。
図（ａ）〜（ｆ）は第１図のＨＢＴを得るための本発明
の製造方法を示す図である。
第１図において、２１は半絶縁性ＧａＡｓ基板である。
２２はサブコレクタ層（オーミックコンタクト用）を形
成するｎ” −ＧａＡｓ層であり、厚さ約５０００人、
不純物濃度約５ Ｘ １０”ｃｍ−３である。２３はコ
レクタ層を形成するｎ−ＧａＡ、ｓ層であり、厚さ約５
０００人、不純物濃度約５×［）１００ｍ−’である。
成するｎ” −ＧａＡｓ層であり、厚さ約５０００人、
不純物濃度約５ Ｘ １０”ｃｍ−３である。２３はコ
レクタ層を形成するｎ−ＧａＡ、ｓ層であり、厚さ約５
０００人、不純物濃度約５×［）１００ｍ−’である。
２４はベース層を形成するｐ” Ａｅｘ Ｇ ａ ｌ
−ＸＡｓ層で、ＸはＯから０．１まで徐々に変化するも
のであり、厚さ約１０００人、不純物濃度約ＩＸ Ｉ
Ｏｌｑｃｍ−’である。
−ＸＡｓ層で、ＸはＯから０．１まで徐々に変化するも
のであり、厚さ約１０００人、不純物濃度約ＩＸ Ｉ
Ｏｌｑｃｍ−’である。
２５はエミツタ層を形成するｎ−Ａｆｆ、、、Ｇａ。、
、Ａｓ層であり、厚さ約１０００人、不純物濃度約３Ｘ
ＬＯ”ｃｍ−’である。
、Ａｓ層であり、厚さ約１０００人、不純物濃度約３Ｘ
ＬＯ”ｃｍ−’である。
２５ａはベース層２４とエミツタ層２５との間のグレー
テイング層を形成するｎ−Ａｊ２ＸＧａ、−８ＡＳ層で
、Ｘは０．１から０．３まで徐々に変化するものであり
、厚さ約３００人、不純物濃度約３ｘｌＯ”ｃｍ−”で
ある。
テイング層を形成するｎ−Ａｊ２ＸＧａ、−８ＡＳ層で
、Ｘは０．１から０．３まで徐々に変化するものであり
、厚さ約３００人、不純物濃度約３ｘｌＯ”ｃｍ−”で
ある。
２５ｂはエミツタ層２５とエミッタキャップ層２６との
間のグレーテイング層を形成するｎ−ＡＩＸＧａｐ−Ｘ
Ａｓ層で、Ｘは０．３から０まで徐々に変化するもので
あり、厚さ約３００人、不純物濃度約３Ｘ１０”ｃｍ−
”である。
間のグレーテイング層を形成するｎ−ＡＩＸＧａｐ−Ｘ
Ａｓ層で、Ｘは０．３から０まで徐々に変化するもので
あり、厚さ約３００人、不純物濃度約３Ｘ１０”ｃｍ−
”である。
２６はノンアロイオーミックコンタクト用のエミッタキ
ャップ層を形成するｎ” −１ｎｏ、ｓ Ｇａ。、ｓＡ
ｓ層であり、厚さ約５００人、不純物濃度約２Ｘ１０”
ｃｍ−’である。
ャップ層を形成するｎ” −１ｎｏ、ｓ Ｇａ。、ｓＡ
ｓ層であり、厚さ約５００人、不純物濃度約２Ｘ１０”
ｃｍ−’である。
２６ａはエミッタ２５とエミッタキャップ層２６との間
のグレーテイング層を形成するｎ” −１１１、ＩＧａ
、−、Ａｓ層で、ＸはＯから０．５まで徐々に変化する
ものであり、厚さ約３００人、不純物濃度約２Ｘ１０１
９ｃｍ−’である。
のグレーテイング層を形成するｎ” −１１１、ＩＧａ
、−、Ａｓ層で、ＸはＯから０．５まで徐々に変化する
ものであり、厚さ約３００人、不純物濃度約２Ｘ１０１
９ｃｍ−’である。
２７はｗ、ｗｓｉ等の高融点金属からなる厚さ３０００
人のエミッタ電極である。
人のエミッタ電極である。
３０はｐ型ドーパント（Ｚｎ等）の拡散によって形成さ
れた外部ベース領域であり、深さは約３０００人、不純
物濃度は約５Ｘ１０”ａｍ−”である。
れた外部ベース領域であり、深さは約３０００人、不純
物濃度は約５Ｘ１０”ａｍ−”である。
３１はＢ゛またはＨｌ等のイオン注入によって形成され
た深さ約１３０００人、不純物濃度約１Ｘ １０ ”ｃ
ｍ−”の絶縁領域である。
た深さ約１３０００人、不純物濃度約１Ｘ １０ ”ｃ
ｍ−”の絶縁領域である。
３２はエミッタ電極２７の平坦化及び頭出しのために形
成されたＥＣＲ−ＣＶＤ装置による絶縁膜である。
成されたＥＣＲ−ＣＶＤ装置による絶縁膜である。
３３はＴｉ／Ａｕ、Ｔｉ／Ｐｔ／Ａｕ等からなるベース
電極、３４はエミッタ雪掻２７上に積層されたＡｕ等の
低抵抗メタルである。
電極、３４はエミッタ雪掻２７上に積層されたＡｕ等の
低抵抗メタルである。
第２図において、第１図と同一符号は同一部分を示す。
２８はエミッタ電８ｉ２７とその下のｎ゛−Ｉ ｎｏ、
ｓ Ｇ ａｏ、ｓ Ａ ｓｋｉからなるエミッタキャッ
プ層２６の側面に形成された、ＳｉＯ等からなる絶縁膜
で形成されるサイドウオールである。
ｓ Ｇ ａｏ、ｓ Ａ ｓｋｉからなるエミッタキャッ
プ層２６の側面に形成された、ＳｉＯ等からなる絶縁膜
で形成されるサイドウオールである。
２９は固相拡散用の拡散源となるＺｎの濃度約７０％の
ＺｎＯ・５１０３等のドープトオキサイド（ｄｏｐｅｄ
ｏｘｉｄｅ ）である。
ＺｎＯ・５１０３等のドープトオキサイド（ｄｏｐｅｄ
ｏｘｉｄｅ ）である。
次に本発明の製造方法について説明する。
まず、第２図（ａ）に示したエピ構造を、分子線エピタ
キシ法（ＭＢＥ法）または有機金属気相成長法（ＭＯＣ
ＶＤ法）により形成する。
キシ法（ＭＢＥ法）または有機金属気相成長法（ＭＯＣ
ＶＤ法）により形成する。
次に第２図（ｂ）のように、ＷＳｉ等の高融点金属を全
面にスパッタし、これをＣＦ４ ＋Ｏ！の混合ガスを用
いたＲＩＥ技術によってエツチングし、ｎ◆−１ｎＣｙ
ａＡｓ層２６上にエミッタ電極２７を形成する。
面にスパッタし、これをＣＦ４ ＋Ｏ！の混合ガスを用
いたＲＩＥ技術によってエツチングし、ｎ◆−１ｎＣｙ
ａＡｓ層２６上にエミッタ電極２７を形成する。
ココで、ｎ” −ＩｎＧａＡｓ１ｉ２６の濃度はＩＸＩ
Ｑ”ｃｍ−３以上と高濃度であるため、ＷＳｉ等の高融
点金属によるエミッタ電極２７でもノンアロイで、即ち
アニーリング不要で低抵抗のコンタクト抵抗を実現する
ことができる。
Ｑ”ｃｍ−３以上と高濃度であるため、ＷＳｉ等の高融
点金属によるエミッタ電極２７でもノンアロイで、即ち
アニーリング不要で低抵抗のコンタクト抵抗を実現する
ことができる。
また、エミッタ電極２７はスパッタ及びその後のＲＩＥ
技術によって形成されるので、微細化が容易である。
技術によって形成されるので、微細化が容易である。
第２図（Ｃ）において、最表面のｎ”−ＩｎＧａＡｓＭ
２６だけをウェットエツチングまたは塩素系ガスを用い
たドライエツチングでエツチングする。
２６だけをウェットエツチングまたは塩素系ガスを用い
たドライエツチングでエツチングする。
ウェットエツチングする場合、濃塩酸（ｃｏｎｃ−Ｈ（
１）を熱し、６０゛Ｃ程度でエツチング液として用いる
と、下層のｎ−ＡｊＩＣ；ａＡｓ層２５をエツチングせ
ずにｎ” −ＩｎＧａＡｓ層２６だけを選択的にエツチ
ングすることが可能である。
１）を熱し、６０゛Ｃ程度でエツチング液として用いる
と、下層のｎ−ＡｊＩＣ；ａＡｓ層２５をエツチングせ
ずにｎ” −ＩｎＧａＡｓ層２６だけを選択的にエツチ
ングすることが可能である。
次にエミッタ電極２７及びエミッタキャップ層２６の側
面にサイドウオール２８をＳｉＯで形成する。これは全
面にＳＩＯを形成し、ＣｆＦ＆＋ＣＨＦ ３ ＋ Ｏｔ
＋ Ｈｅの混合ガスを用いたＲＩＥ等による異方性エ
ツチングによってエミッタキャップ層２６．エミッタ電
極２７の側面だけにＳｉＯを残すことによって形成でき
る。
面にサイドウオール２８をＳｉＯで形成する。これは全
面にＳＩＯを形成し、ＣｆＦ＆＋ＣＨＦ ３ ＋ Ｏｔ
＋ Ｈｅの混合ガスを用いたＲＩＥ等による異方性エ
ツチングによってエミッタキャップ層２６．エミッタ電
極２７の側面だけにＳｉＯを残すことによって形成でき
る。
なおここではＳｉＮがサイドウオール形成用の加工が困
難であることからＳｉＯをサイドウオールに用いている
が、ＳｉＯがイオン注入のマスクとして働かない場合が
あることを考えると、ＳｉＯの下敷膜としてＳｉＮを形
成しておくのがよく、このＳｉＮのバターニングのため
のＲＩＥにはＣＨＦ１ ＋０ｍの混合ガスを用いる。
難であることからＳｉＯをサイドウオールに用いている
が、ＳｉＯがイオン注入のマスクとして働かない場合が
あることを考えると、ＳｉＯの下敷膜としてＳｉＮを形
成しておくのがよく、このＳｉＮのバターニングのため
のＲＩＥにはＣＨＦ１ ＋０ｍの混合ガスを用いる。
第２図（ｄ）においてスパッタ等によって全面にドープ
トオキサイド（ｄｏｐｅｄ ｏｘｉｄｅ ） 、例えば
Ｚｎ０・ｓｉｏ□２９を形成する。
トオキサイド（ｄｏｐｅｄ ｏｘｉｄｅ ） 、例えば
Ｚｎ０・ｓｉｏ□２９を形成する。
そして、熱アニールを行うことにより、エミッタ電極２
７及びサイドウオール２８をマスクとして、Ｚｎ等のｐ
型ドーパントを選択的に拡散（固相拡散）し、外部ベー
ス領域３０を形成する。ここで、図には示していないが
、正確には他の領域で拡散が不要な部分はＳＩＯ等が形
成されており、これはＲＩＥ技術でサイドウオールと同
時に形成される。
７及びサイドウオール２８をマスクとして、Ｚｎ等のｐ
型ドーパントを選択的に拡散（固相拡散）し、外部ベー
ス領域３０を形成する。ここで、図には示していないが
、正確には他の領域で拡散が不要な部分はＳＩＯ等が形
成されており、これはＲＩＥ技術でサイドウオールと同
時に形成される。
上記拡散は５００°Ｃ〜７００°Ｃで時間は１分、拡散
炉で行われる。このとき、エミッタ電極２７はＷＳｌ等
の高融点金属からなりこれは融点が１０００°Ｃ以上で
あるので、この拡散によっても溶けてしまうことはない
。一方、上記外部ベース領域３０の濃度はｌＸｌ０”ｃ
ｍ−’以上で、低抵抗化が可能である。
炉で行われる。このとき、エミッタ電極２７はＷＳｌ等
の高融点金属からなりこれは融点が１０００°Ｃ以上で
あるので、この拡散によっても溶けてしまうことはない
。一方、上記外部ベース領域３０の濃度はｌＸｌ０”ｃ
ｍ−’以上で、低抵抗化が可能である。
第２図（ｅ）において、レジストをマスクとしてＢ ＋
。
。
Ｈ゛等のイオン注入を行い、外部ベース領域３０の不要
な部分を絶縁物化し、深さ約１３０００人、不純物濃度
約Ｉ Ｘ １０”Ｃｍ−’の絶縁領域を形成する。これ
により、寄生容量を低減することができる。
な部分を絶縁物化し、深さ約１３０００人、不純物濃度
約Ｉ Ｘ １０”Ｃｍ−’の絶縁領域を形成する。これ
により、寄生容量を低減することができる。
第２図（ｆ）において、上記レジストを除去し、上記エ
ミッタ電橋２７上全面にＥＣＲ−ＣＶＤ装置によりＥＣ
Ｒ−ＣＶＤ絶縁膜３２を形成して表面を平坦化し、これ
を同じＥＣＲ−ＣＶＤ装置内でＡｒガスを用いて該絶縁
膜の厚みをモニターしながらスパッタすることにより、
上記エミッタ電極の平坦化・頭出しを行う。
ミッタ電橋２７上全面にＥＣＲ−ＣＶＤ装置によりＥＣ
Ｒ−ＣＶＤ絶縁膜３２を形成して表面を平坦化し、これ
を同じＥＣＲ−ＣＶＤ装置内でＡｒガスを用いて該絶縁
膜の厚みをモニターしながらスパッタすることにより、
上記エミッタ電極の平坦化・頭出しを行う。
第２図（ｇ）において、レジストをマスクとして平坦化
された絶縁膜３２の所望の部分をＲＩＥ技術で除去し、
ｐ型オーミック電極（ベース電極）３３を蒸着リフトオ
フ法で形成する。
された絶縁膜３２の所望の部分をＲＩＥ技術で除去し、
ｐ型オーミック電極（ベース電極）３３を蒸着リフトオ
フ法で形成する。
このベース電極３３はＡｕＺｎ等の合金でシンタ処理を
４５０°Ｃ１時間２分行うことによって形成する。
４５０°Ｃ１時間２分行うことによって形成する。
あるいは外部ベース領域３０の表面濃度が１×１０１９
ｃ ｍ−’以上と高いので１．Ｔ ｉ／Ｍｏ／Ａｕ等の
金属を用いてノンブロイオーミック電極としても十分に
低いコンタクト抵抗が得られる。
ｃ ｍ−’以上と高いので１．Ｔ ｉ／Ｍｏ／Ａｕ等の
金属を用いてノンブロイオーミック電極としても十分に
低いコンタクト抵抗が得られる。
そして次に第１図に示すように、エミッタ電極２７上に
蒸着リフトオフ法でＴｉ／Ａｕ等の低抵抗メタル３４を
形成する。これによりエミッタ電極の抵抗を下げること
ができる。
蒸着リフトオフ法でＴｉ／Ａｕ等の低抵抗メタル３４を
形成する。これによりエミッタ電極の抵抗を下げること
ができる。
このような本実施例によれば、ｎ”−ＩｎＧａＡｓ層の
選択エツチングによって高融点金属のエミッタ電極を均
一に再現性良く、微細化できる。
選択エツチングによって高融点金属のエミッタ電極を均
一に再現性良く、微細化できる。
また、ノンブロイでエミッタ電極のオーミックコンタク
トをとることができる。また、上記高融点金属のエミッ
タ電極に対して自己整合的にｐ型ドーパントを拡散し、
高濃度の外部ベース領域を形成したので、外部ベース抵
抗を低減でき、高性能ＨＢＴの均一性、再現性を向上で
きる。また、ＥＣＲ−ＣＶＤ装置によりエミッタ電極の
平坦化。
トをとることができる。また、上記高融点金属のエミッ
タ電極に対して自己整合的にｐ型ドーパントを拡散し、
高濃度の外部ベース領域を形成したので、外部ベース抵
抗を低減でき、高性能ＨＢＴの均一性、再現性を向上で
きる。また、ＥＣＲ−ＣＶＤ装置によりエミッタ電極の
平坦化。
頭出しを行うので、高融点金属エミッタ上に低抵抗金属
を再現性良く積層でき、エミッタ抵抗の低減によって素
子の高性能化を達成でき、またデバイスの平坦化により
配線プロセスを簡単化でき、高集積化に有利である。
を再現性良く積層でき、エミッタ抵抗の低減によって素
子の高性能化を達成でき、またデバイスの平坦化により
配線プロセスを簡単化でき、高集積化に有利である。
なお、上記実施例では半絶縁性ＧａＡｓ基板を用いたＧ
ａＡｓ系のＨＢＴについて述べたが、本発明はＩｎＰ基
板を用いたＩｎＰ系のＨＢＴにも適用できるものであり
、このときの基本となる工び構造を第４図に示す。図に
おいて、４０は半絶縁性１ｎＰ基板、４１は厚さ約７０
００人、濃度的ＩＸ１０１９ｃｍ−３のｎ” ＩｎＧ
ａＡｓサブコレクタ層、４２は厚さ約６０００人のノン
ドープのｎ型！ ｎＧａＡｓサブコレクタ層、４３は厚
さ約１０００人、濃度的Ｉ Ｘ １０”ｃｍ−”のｐ”
ＩｎＧａＡｓベ一ス層、４４は厚さ約２００人、ｆ！４
度約５ Ｘ １０”ｃｍ−”のｎ型１ ｎＧａＡｓスペ
ーサ層、４５は厚さ約１５００人、濃度的５Ｘ１０”ｃ
ｍ”’のｎ型１ｎＡＩＡｓ工ミツタ層、４６は厚さ約
１０００人、濃度的Ｉ Ｘ １ｙＯ１ｃ ｍ−３のｎ゛
ＩｎＡｌＡｓ第２キャップ層、４７は厚さ約１５００人
、濃度的Ｉ Ｘ １０１″ｃｍ−’のｎ” ＩｎＧａ
Ａｓ第１キャップ層である。
ａＡｓ系のＨＢＴについて述べたが、本発明はＩｎＰ基
板を用いたＩｎＰ系のＨＢＴにも適用できるものであり
、このときの基本となる工び構造を第４図に示す。図に
おいて、４０は半絶縁性１ｎＰ基板、４１は厚さ約７０
００人、濃度的ＩＸ１０１９ｃｍ−３のｎ” ＩｎＧ
ａＡｓサブコレクタ層、４２は厚さ約６０００人のノン
ドープのｎ型！ ｎＧａＡｓサブコレクタ層、４３は厚
さ約１０００人、濃度的Ｉ Ｘ １０”ｃｍ−”のｐ”
ＩｎＧａＡｓベ一ス層、４４は厚さ約２００人、ｆ！４
度約５ Ｘ １０”ｃｍ−”のｎ型１ ｎＧａＡｓスペ
ーサ層、４５は厚さ約１５００人、濃度的５Ｘ１０”ｃ
ｍ”’のｎ型１ｎＡＩＡｓ工ミツタ層、４６は厚さ約
１０００人、濃度的Ｉ Ｘ １ｙＯ１ｃ ｍ−３のｎ゛
ＩｎＡｌＡｓ第２キャップ層、４７は厚さ約１５００人
、濃度的Ｉ Ｘ １０１″ｃｍ−’のｎ” ＩｎＧａ
Ａｓ第１キャップ層である。
また、上記実施例では外部ベース領域を形成するのにド
ープトオキサイドを用いた熱アニールによる固相拡散を
用いたが、スピンコーティング等により膜を塗布した後
ランプアニールを行う方法、あるいはチューブ内にＺｎ
蒸気等を導き拡散を行う開管法等、他の拡散法を用いて
も良い。
ープトオキサイドを用いた熱アニールによる固相拡散を
用いたが、スピンコーティング等により膜を塗布した後
ランプアニールを行う方法、あるいはチューブ内にＺｎ
蒸気等を導き拡散を行う開管法等、他の拡散法を用いて
も良い。
もちろんＨＢＴのエピ構造にはある程度の任意性があり
、第１図（ａ）の構造に限定されるものではない。
、第１図（ａ）の構造に限定されるものではない。
（発明の効果）
以上のように、この発明によれば、最表面にｎ゛−Ｉ
ｎＧａＡｓ層を設け、これを選択エツチングを用いて高
融点金属でエミッタ電極を形成したので、エミッタ電極
を均一に再現性良く、微細化できる。また、ノンアロイ
でエミッタ電極のオーミックコンタクトを形成できる。
ｎＧａＡｓ層を設け、これを選択エツチングを用いて高
融点金属でエミッタ電極を形成したので、エミッタ電極
を均一に再現性良く、微細化できる。また、ノンアロイ
でエミッタ電極のオーミックコンタクトを形成できる。
また、上記エミッタ電極に対して自己整合的にｐ型ドー
パントを拡散し、高濃度の外部ベース領域を形成するよ
うにしたので、外部ベース抵抗を低減することができ、
これにより高性能のＨＢＴを均一性、再現性良く得るこ
とができる。
パントを拡散し、高濃度の外部ベース領域を形成するよ
うにしたので、外部ベース抵抗を低減することができ、
これにより高性能のＨＢＴを均一性、再現性良く得るこ
とができる。
また、ＥＣＲ−ＣＶＤ装置により、エミッタ電極の平坦
化１頭出しを行うようにしたから、エミッタ電極である
高融点金属上に低抵抗金属を再現性ａ＜積ｍでき、低い
エミッタ抵抗の実現によって素子の高性能化を達成する
ことができる。
化１頭出しを行うようにしたから、エミッタ電極である
高融点金属上に低抵抗金属を再現性ａ＜積ｍでき、低い
エミッタ抵抗の実現によって素子の高性能化を達成する
ことができる。
さらに上記ＥＣＲ−ＣＶＤ装置によるエミッタ電極の平
坦化１頭出しによってデバイスが平坦化されるので、そ
の後の配線等のプロセス上有利であり、高集積化に適し
ている等の種々の効果が得られる。
坦化１頭出しによってデバイスが平坦化されるので、そ
の後の配線等のプロセス上有利であり、高集積化に適し
ている等の種々の効果が得られる。
第１図（ａ）および（ｂ）は本発明の一実施例によるＨ
ＢＴの断面図および平面図である。 第２図（ａ）〜（（２）は第１図のＨＢＴを得るための
本発明の第２の実施例による製造方法を示す図である。 第３図（ａ）〜（６）は従来のＨＢＴの製造方法を示す
図である。 第４図はＩｎＰ系のＨＢＴを得るための本発明の他の実
施例において用いるエピ構造を示す断面図である。 図において、１は半絶縁性ＧａＡｓ基板、２はｐ″Ｃｙ
ａＡｓＣｙａＡｓサブコレクタ層／ｌＣａＡｓエミッタ
層、６はｎ” −ＧａＡｓエミッタキャップ層、７は第
１種の絶縁膜によるエミッタ電極用ダミーパターン、８
は外部ベース領域、９は第２種の絶縁膜、１０はＢ＋ま
たはＨ等のイオン注入による絶縁領域、１１は第２種の
絶縁膜によるサイドウオール、１２はベース電橋形成用
レジストパターン、１３はＡｕＺｎ等よりなるベース電
極、１４は平坦化された第１種または第２種の絶縁膜、
１５はＡｕＧｅ系合金等よりなるエミッタ電極、２１は
半絶縁性ＧａＡｓ基板、２２はｎ。 −ＧａＡｓ （オーミックコンタクト用）サブコレクタ
層、２３はｎ−ＧａＡｓコレクタ層層、２４はｐ”−Ｇ
ａＡｓベース層、２５はｎ−Ａｊ２ＧａＡｓエミッタ層
、２６はノンアロイオーミックコンタクト用のｎ”−Ｉ
ｎＧａＡｓ工ミツタキヤツプ層、２７は高融点金属エミ
ッタ電極、３０はｐ型ドーバン） （Ｚｎ等）の拡散に
よる外部ベース領域、３１はＢ１またはＨ９等のイオン
注入による絶縁領域、３２はＥＣＲ−ＣＶＤ装置による
絶縁膜、３３はベース電極、３４は低抵抗メタルである
。 なお図中同一符号は同−又は同一部分を示す。
ＢＴの断面図および平面図である。 第２図（ａ）〜（（２）は第１図のＨＢＴを得るための
本発明の第２の実施例による製造方法を示す図である。 第３図（ａ）〜（６）は従来のＨＢＴの製造方法を示す
図である。 第４図はＩｎＰ系のＨＢＴを得るための本発明の他の実
施例において用いるエピ構造を示す断面図である。 図において、１は半絶縁性ＧａＡｓ基板、２はｐ″Ｃｙ
ａＡｓＣｙａＡｓサブコレクタ層／ｌＣａＡｓエミッタ
層、６はｎ” −ＧａＡｓエミッタキャップ層、７は第
１種の絶縁膜によるエミッタ電極用ダミーパターン、８
は外部ベース領域、９は第２種の絶縁膜、１０はＢ＋ま
たはＨ等のイオン注入による絶縁領域、１１は第２種の
絶縁膜によるサイドウオール、１２はベース電橋形成用
レジストパターン、１３はＡｕＺｎ等よりなるベース電
極、１４は平坦化された第１種または第２種の絶縁膜、
１５はＡｕＧｅ系合金等よりなるエミッタ電極、２１は
半絶縁性ＧａＡｓ基板、２２はｎ。 −ＧａＡｓ （オーミックコンタクト用）サブコレクタ
層、２３はｎ−ＧａＡｓコレクタ層層、２４はｐ”−Ｇ
ａＡｓベース層、２５はｎ−Ａｊ２ＧａＡｓエミッタ層
、２６はノンアロイオーミックコンタクト用のｎ”−Ｉ
ｎＧａＡｓ工ミツタキヤツプ層、２７は高融点金属エミ
ッタ電極、３０はｐ型ドーバン） （Ｚｎ等）の拡散に
よる外部ベース領域、３１はＢ１またはＨ９等のイオン
注入による絶縁領域、３２はＥＣＲ−ＣＶＤ装置による
絶縁膜、３３はベース電極、３４は低抵抗メタルである
。 なお図中同一符号は同−又は同一部分を示す。
Claims (4)
- （１）半導体装置の表面に形成された高濃度のｎ＾＋−
ＩｎＧａＡｓ層と、 該高濃度のｎ＾＋−ＩｎＧａＡｓ層上に形成され、ノン
アロイでそのオーミックコンタクトを形成できる、高融
点金属からなるエミッタ電極と、上記エミッタ電極と該
エミッタ電極のサイドウォールとを拡散のマスクとして
用いて上記エミッタ電極近傍に拡散により形成された外
部ベース領域とを備えたことを特徴とする半導体装置。 - （２）ＧａＡｓ／ＡｌＧａＡｓからなるＨＢＴ用のエピ
構造であって表面に高濃度のｎ＾＋−ＩｎＧａＡｓ層を
有するものを分子線エピタキシ法または有機金属気相成
長法により形成する工程と、該高濃度のｎ＾＋−ＩｎＧ
ａＡｓ層上に、ノンアロイでオーミックコンタクトを形
成できる高融点金属からなるエミッタ電極を形成する工
程と、該エミッタ電極をマスクとして上記ｎ＾＋−Ｉｎ
ＧａＡｓ層を選択エッチングする工程と、 全面に絶縁膜を形成し、異方性エッチングにより上記エ
ミッタ電極および該エミッタ電極下の上記ｎ＾＋−Ｉｎ
ＧａＡｓ層の側面にサイドウォールを形成する工程と、 少なくとも上記ｎ＾＋−ＩｎＧａＡｓ層をエッチングし
て露出した面上にドープトオキサイドを形成する工程と
、 上記エミッタ電極およびサイドウォールをマスクとして
上記ドープトオキサイドよりドーパントを選択的に拡散
し外部ベース領域を形成する工程と、 レジストをマスクとしてイオン注入を行い上記外部ベー
ス領域の不要な部分を絶縁物化する工程とを備えたこと
を特徴とする半導体装置の製造方法。 - （３）請求項２記載の半導体装置の製造方法において、 上記エミッタ電極上全面にＥＣＲ・ＣＶＤ装置によりＥ
ＣＲ・ＣＶＤ絶縁膜を形成して表面の平坦化を行い、こ
れをＥＣＲでスパッタして上記エミッタ電極の平坦化お
よび頭出しを行う工程をさらに備えたことを特徴とする
半導体装置の製造方法。 - （４）請求項３記載の半導体装置の製造方法において、 上記ＥＣＲ・ＣＶＤを用いた平坦化及び頭出しによって
形成した上記平坦化された高融点金属からなるエミッタ
電極上に低抵抗金属を積層する工程をさらに備えたこと
を特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1118194A JPH02297942A (ja) | 1989-05-11 | 1989-05-11 | 半導体装置及びその製造方法 |
| US07/481,619 US5073812A (en) | 1989-05-11 | 1990-02-20 | Heterojunction bipolar transistor |
| DE4014216A DE4014216C2 (de) | 1989-05-11 | 1990-05-03 | Verfahren zum Herstellen eines Hetero-Bipolar-Transistors |
| FR9005924A FR2646964B1 (fr) | 1989-05-11 | 1990-05-11 | Dispositif a semi-conducteurs et procede de fabrication |
| US07/763,155 US5212103A (en) | 1989-05-11 | 1991-09-20 | Method of making a heterojunction bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1118194A JPH02297942A (ja) | 1989-05-11 | 1989-05-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02297942A true JPH02297942A (ja) | 1990-12-10 |
Family
ID=14730494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1118194A Pending JPH02297942A (ja) | 1989-05-11 | 1989-05-11 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5073812A (ja) |
| JP (1) | JPH02297942A (ja) |
| DE (1) | DE4014216C2 (ja) |
| FR (1) | FR2646964B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05109756A (ja) * | 1991-04-05 | 1993-04-30 | American Teleph & Telegr Co <Att> | 半導体デバイス製造方法 |
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|---|---|---|---|---|
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| EP0476308B1 (de) * | 1990-09-20 | 1997-03-12 | Siemens Aktiengesellschaft | Bipolartransistor für hohe Leistung im Mikrowellenlängenbereich |
| JPH06132298A (ja) * | 1992-10-14 | 1994-05-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| GB2278727B (en) * | 1993-06-02 | 1997-04-09 | Nec Corp | Bipolar transistor circuit |
| US7217977B2 (en) | 2004-04-19 | 2007-05-15 | Hrl Laboratories, Llc | Covert transformation of transistor properties as a circuit protection method |
| US6815816B1 (en) | 2000-10-25 | 2004-11-09 | Hrl Laboratories, Llc | Implanted hidden interconnections in a semiconductor device for preventing reverse engineering |
| US6740942B2 (en) | 2001-06-15 | 2004-05-25 | Hrl Laboratories, Llc. | Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact |
| JP3484177B2 (ja) * | 2002-04-26 | 2004-01-06 | 沖電気工業株式会社 | 半導体装置とその製造方法 |
| US7049667B2 (en) | 2002-09-27 | 2006-05-23 | Hrl Laboratories, Llc | Conductive channel pseudo block process and circuit to inhibit reverse engineering |
| US6979606B2 (en) * | 2002-11-22 | 2005-12-27 | Hrl Laboratories, Llc | Use of silicon block process step to camouflage a false transistor |
| JP4846239B2 (ja) | 2002-12-13 | 2011-12-28 | エイチアールエル ラボラトリーズ，エルエルシー | ウェル注入を用いた集積回路の改変 |
| US7242063B1 (en) | 2004-06-29 | 2007-07-10 | Hrl Laboratories, Llc | Symmetric non-intrusive and covert technique to render a transistor permanently non-operable |
| JP2006156776A (ja) * | 2004-11-30 | 2006-06-15 | Toshiba Corp | 半導体装置 |
| US8168487B2 (en) | 2006-09-28 | 2012-05-01 | Hrl Laboratories, Llc | Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer |
| US11024728B2 (en) * | 2019-02-15 | 2021-06-01 | Qualcomm Incorporated | Monolithic self-aligned heterojunction bipolar transistor (HBT) and complementary metal-oxide-semiconductor (CMOS) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4982244A (en) * | 1982-12-20 | 1991-01-01 | National Semiconductor Corporation | Buried Schottky clamped transistor |
| JPS61147571A (ja) * | 1984-12-21 | 1986-07-05 | Toshiba Corp | ヘテロ接合バイポ−ラトランジスタの製造方法 |
| JPS61198776A (ja) * | 1985-02-28 | 1986-09-03 | Fujitsu Ltd | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
| US4929997A (en) * | 1986-12-22 | 1990-05-29 | Nec Corporation | Heterojunction bipolar transistor with ballistic operation |
| JP2542676B2 (ja) * | 1987-07-02 | 1996-10-09 | 株式会社東芝 | ヘテロ接合バイポ―ラトランジスタ |
| US4958208A (en) * | 1987-08-12 | 1990-09-18 | Nec Corporation | Bipolar transistor with abrupt potential discontinuity in collector region |
-
1989
- 1989-05-11 JP JP1118194A patent/JPH02297942A/ja active Pending
-
1990
- 1990-02-20 US US07/481,619 patent/US5073812A/en not_active Expired - Fee Related
- 1990-05-03 DE DE4014216A patent/DE4014216C2/de not_active Expired - Fee Related
- 1990-05-11 FR FR9005924A patent/FR2646964B1/fr not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05109756A (ja) * | 1991-04-05 | 1993-04-30 | American Teleph & Telegr Co <Att> | 半導体デバイス製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5073812A (en) | 1991-12-17 |
| DE4014216C2 (de) | 1997-06-19 |
| FR2646964A1 (fr) | 1990-11-16 |
| FR2646964B1 (fr) | 1992-10-23 |
| DE4014216A1 (de) | 1990-11-22 |
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