JPH02298037A

JPH02298037A - 半導体装置の製造方法

Info

Publication number: JPH02298037A
Application number: JP1119802A
Authority: JP
Inventors: Hisao Ogawa; 小川　久夫
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-05-12
Filing date: 1989-05-12
Publication date: 1990-12-10
Anticipated expiration: 2016-04-23
Also published as: JP3158404B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体装置に関し、特に高周波特性の改善され
たバイポーラ型半導体装置に関する。

〔従来の技術〕

従来、この種の半導体装置の構成技術として下記に示す
ものがある。

第４図（Ａ）及び第４図（Ｂ）は従来の半導体装置を示
すパターン図及び半導体チップの縦断面　−図である。

この従来例を製造工程に沿って説明する。単結晶シリコ
ンより成るＰ型半導体基板１上にＮ型埋込み拡散層２及
びＰ型埋込み拡散層３が設けられ、それらの上にＮ型エ
ピタキシャル層４が設けられる。更に、Ｎ型エピタキシ
ャル層４表面よりＰ型埋込み拡散層３に達するＰ型絶縁
分離拡散層５が設けられ、Ｐ型埋込み拡散層３とＰ型絶
縁分離拡散層５とでトランジスタ形成領域を囲み素子間
の絶縁分離を行なう。更にＮ型エピタキシャル層４表面
に選択的に表面部での素子間分離を行なう二酸化シリコ
ン等の絶縁物層６が設けられる。

更に、Ｎ型エピタキシャル層４表面からの選択拡散によ
り、Ｐ型真性ベース領域７、Ｐ型外部ベース領域８、Ｎ
型コレクタ取り出し領域９を設け、多結晶シリコン層１
０を介してのＮ型不純物の導入によりＮ型エミッタ領域
１１が設けられる。更に、眉間絶縁物層１２．１３に設
けた開孔を介して、アルミニウム等の外部金属配線１４
に接続形成して成る。

又、第５図（Ａ）及び第５図（Ｂ）は、上述の半導体装
置と比較して高周波特性の改善を行なった構造を示すた
めの平面図及び縦断面図であり、所謂ダブルベース構造
と呼ばれるものである。即ち、上述の構成に対し、Ｐ型
真性ベース領域７の両側に第１．第２のＰ型外部ベース
領域８，８′が設けられ、外部金属配線１４にて第１．
第２のＰ型外部ベース領域８，８′を接続して成る構造
となっている。この改善された構造では、Ｎ型エミッタ
領域１１直下のＰ型外部ベース領域７部から、Ｐ型外部
ベース領域８，８′に到る経路におけるＰ型真性ベース
領域７の抵抗成分で示されるベース抵抗が、前述の例に
比較し、経路が１ケ所から２ケ所（並列）に変るなめ、
約半分に低減できる。

〔発明が解決しようとする課題〕

上述した従来のダブルベース構造の半導体装置では、ベ
ース抵抗を低減することが可能となるが、その反面、真
性ベース領域７及び外部ベース領域８．８′から成るベ
ース領域を構成するのに要する面積が従来例前者の約１
．５倍となるためベース・コレクタ間容量が増加し、全
体としての高周波特性の改善は比較的小さくなるという
欠点がある。又、トランジスタの素子面積も拡大するた
め、集積度が小さくなるという欠点がある。

〔課題を解決するための手段〕

本発明の半導体装置は、Ｐ（又はＮ）型半導体基板上に
選択的に設けられなＮ（又はＰ）型埋込み拡散層と、該
Ｎ（又はＰ）型埋込み拡散層上に形成されたＮ（又はＰ
）型エピタキシャル層と、該Ｎ（又はＰ）型エピタキシ
ャル層上に選択的に設けられトランジスタ領域間を分離
する絶縁物層と、前記トランジスタ領域のＮ（又はＰ）
型エピタキシャル層中に形成されたＰ（又はＮ）型真性
ベース領域と、該Ｐ（又はＮ〉型ベース領域の両端に形
成された第１．第２のＰ（又はＮ）型外部ベース領域と
、前記Ｐ（又はＮ）型真性ベース領域中に形成されたＮ
（又はＰ）型エミッタ領域と、前記Ｐ（又はＮ）型真性
ベース領域及び第１．第２のＰ（又はＮ）型外部ベース
領域と隔離して形成されたＮ（又はＰ）型コレクタ取り
出し領域とから成る半導体装置において、前記絶縁物層
下に該絶縁物層と整合してＰ（又はＮ〉型拡散層が形成
され、該Ｐ型拡散層により前記第１．第２のＰ（又はＮ
）型外部ベース領域が接続されるというものである。

〔実施例〕

次に、本発明について図面を参照して詳細に説明する。

第１図（Ａ）は本発明の第一の実施例を示すパターン図
、第１図（Ｂ）及び（Ｃ）はそれぞれ第１図（Ａ）のＩ
−Ｉ’線及びｎ−ｎ’線相当部で切断した半導体チップ
の縦断面図である。

この実施例についてその製造工程に沿って説明する。

比抵抗が５〜３０Ωｃｍ程度のＰ型車結晶シリコン基板
１が準備され、その上にＮ型埋込み拡散層２及びＰ型埋
込み拡散層３をイオン注入あるいは不純物拡散法を用い
て選択的に設ける。Ｎ型埋込み拡散層２及びＰ型埋込み
拡散層３はそれぞれ、例えば１５〜４０Ω／口及び８０
〜３００Ω／口程度となるよう構成される。更に、その
上には比抵抗が０．３〜２．０ΩＣｍ、厚さが１．５〜
４．０μｍのＮ型エピタキシャル層４を設ける。更に、
Ｎ型エピタキシャル層４表面からの選択拡散によりＰ型
絶縁分離拡散層５を設け、Ｐ型埋込み拡散層３と共にト
ランジスタ、抵抗等の素子領域間を絶縁分離する。Ｐ型
絶縁分離拡散層５は例えば１００〜１５０ｋｅＶのエネ
ルギーで５、ＯＸｌ　０”−３，ＯＸｌ　０１４ｃｍ−
２ドーズ量でのボロンのイオン注入と、９８０℃〜１０
００°Ｃ窒素雰囲気中での熱処理にて実現される。

更にＮ型エピタキシャル層４の表面を選択酸化すること
により、厚さ０．６〜１．２μｍの二酸化シリコンより
成る絶縁物層６を設ける。この時、絶縁物層６の下の一
部に、選択的にＰ型拡散層２０を絶縁物Ｍ６と整合して
設ける。

更に絶縁物層６で定められる素子領域にＰ型置性ベース
領域７及び第１．第２のＰ型外部ベース領域８．８′を
設ける。Ｐ型置性ベース領域７及びＰ型外部ベース領域
８．８′はそれぞれ１０〜３０ｋｅ■のエネルギーで１
．０Ｘ１０１３〜３．０Ｘ１０”ｃｍ−２及び２．０Ｘ
１０１５〜１、Ｏｘ　１０１６ｃｍ−２ｃｍのドーズＩ
でのボロンのイオン注入により構成され、層抵抗及び接
合深さは２〜６にΩ／口、０．１５〜０．３μｍ及び２
０〜７０Ω／口、０．４〜０．６μｍ程度となる。

又、同様にＮ型コレクタ取り出し領域９を燐又は砒素の
イオン注入〈ドーズ量は２．０Ｘ１０１５〜１．ＯＸＩ
　Ｏ”ｃｍ−２）によりＮ型エピタキシャル層４中にＰ
型置性ベース領域７及びＰ型外部ベース領域８．８′と
隔離して設ける。

更に、Ｃ〜′Ｄ法で形成した二酸化シリコンにより成る
層間絶縁層１２に設けた開孔を介してＰ型置性ベース領
域７に多結晶シリコンよりなるエミッタ電極１０を被着
し、エミッタ電極を介してＰ型置性ベース領域に砒素を
導入し、Ｎ型エミッタ領域１１を設ける。

更に、１間絶縁膜１３に設けな開孔を介してＰ型外部ベ
ース領域８及び、エミッタ電極１０及びＮ型コレクタ取
り出し領域９にアルミニウム等により成る外部金属配線
１４を設ける。

本実施例におけるＰ型拡散層２０の形成方法を第２図（
Ａ）〜（Ｃ）を用いて説明する。まず、第２図（Ａ）に
示すように単結晶シリコン基板３１上に５０ｎｍ膜厚の
二酸化シリコン膜３２を被着し、その上に１００〜１３
０ｎｍの窒化シリコン膜３３を被着する。素子領域を定
めるためのフォトリソグラフィによりフォトレジスト層
３４を選択被着し、次いでフォトレジスト層３４を用い
て窒化シリコン膜３３を選択除去する。次いで、第２図
（Ｂ）に示すようにフォトレジスト層３４を残したまま
、フォトレジスト層３４より大きな開口を有する第２の
フォトレジスト層３５を選択被着する。次いで、フォト
レジスト層３４及び第２のフォトレジストＮ３５をマス
クとして、８０〜１５０ｋｅ■のエネルギーで１．０×
１０”　〜３．　ＯＸ　１０１３ｃｍ−２のドーズ量で
ボロンのイオン注入を行なう。次いで、第２図（Ｃ）に
示すように、フォトレジスト層３４．３５を除去し、９
６０℃〜１０５０℃ｆ）Ｈｚ　　０２雰囲気中での酸化
処理により、二酸化シリコン［３６を形成すると共に、
二酸化シリコン膜３６と端部の整合されたＰ型拡散層２
０を得る。上述の条件下では、Ｐ型拡散層は３００Ω〜
１．５にΩ／口の層抵抗で０．６μｍ〜０．８μｍの接
合深さを有する。

第１図（Ａ）に示すように、Ｐ型拡散層２０はＰ型置性
ベース領域７及び第１．第２のＰ型外部ベース領域８．
８′と接して形成される。従って、第２のＰ型外部ベー
ス領域８′はＰ型拡散層２０を介して第１の外部ベース
領域８と接続され、第２のＰ型外部ベース領域に対する
外部金属配線と接続するためのコンタクト孔１５の必要
性はなくなり、その分面積を小さくできる。又、Ｐ型拡
散層２０はトランジスタ形成領域を区画する絶縁物層の
端部に設けることができるので面積の増大を招くことは
ない。

発明者の実験では、第１の実施例に示した形状で、Ｐ型
拡散層２０の幅を１．８μｍとしたエミッタ面積が１．
２μｍ×１２μｍのサンプルで、ベース・コレクタ間容
量が、従来のダブルベース構造に比較し１５％低減が確
認されている。又、Ｐ型拡故層２０の幅は、ベース・コ
レクタ間容量低減の見地より２．５μｍ以下、望ましく
は０．８μｍ〜２．０μｍと設定することが効果的であ
る。

第３図（Ａ）及び第３図（Ｂ）は本発明の第２の実施例
を示すパターン図及び半導体チップの縦断面図である。

第２の実施例ではＰ装置性ベース領域７、第１、第２の
Ｐ型ベース領域８．８′及びＮ型コレクタ取り出し領域
９のそれぞれが絶縁物層６により分離されており、又、
Ｐ装置性ベース領域７は直接、第１．第２のＰ型外部ベ
ース領域８，８′とは接せず、全周囲を絶縁物層６下の
Ｐ型拡散層２０を介して接続される構造となっている。

この実施例では、第１．第２のＰ型外部ベース領域８．
８′が絶縁物層６により整合されて形成できるため、エ
ミッタ・ベース間耐圧の低下原因となるＮ型エミッタ領
域１１とＰ型外部ベース領域８．８′との距離を一定に
することができ、Ｎ型エミッタ領域、Ｐ型外部ベース領
域形成時のパターン合わせ誤差の影響を軽減し得る利点
がある。又、Ｐ型拡散層２０の層抵抗を低い値に設定で
きる場合には、第２のＰ型外部ベース領域８′を省略す
ることができる利点がある。

〔発明の効果〕

以上説明したように本発明は、真性ベース領域の両端の
第１．第２の外部ベース領域間を絶縁物層下のＰ型拡散
層で接続することにより、第２の外部ベース領域に金属
配線とのコンタクト孔を設ける必要がなくなり面積を小
さくできるので、従来のダブルベース構造と同等のベー
ス抵抗低減効果を有しながら、ベース領域の面積低減化
によるベース・コレクタ間容量の低下を実現でき、高周
波特性を改善できる効果がある。

図面の簡単な説明第１図（Ａ）は本発明の第１の実施例を示すパターン図
、第１図（Ｂ）及び（Ｃ）は第１図（Ａ）のＩ−Ｉ’線
及びｎ−ｎ’線相当部で切断した半導体チップの縦断面
図、第２図（Ａ）〜（Ｃ）は第１の実施例の製造方法を
説明するための工程順に配置した半導体チップの縦断面
図、第３図（Ａ）及び（Ｂ）は第２の実施例を示すパタ
ーン図及び半導体チップの縦断面図、第４図（Ａ＞及び
（Ｂ）は従来例を示すパターン図及び半導体チップの縦
゛断面図、第５図（Ａ）及び（Ｂ）は他の従来例を示す
パターン図及び半導体チップの縦断面図である。

１・・・Ｐ型車結晶シリコン基板、２・・・Ｎ型埋込み
拡散層、３・・・Ｐ型埋込み拡散層、４・・・Ｎ型エピ
タキシャル層、５・・・Ｐ型絶縁分離拡散層、６・・・
絶縁物層、７・・・Ｐ型具性ベース領域、８・・・（第
１の）Ｐ型外部ベース領域、８′・・・第２のＰ型外部
ベース領域、９・・・コレクタ取り出し領域、１０・・
・エミッタ電極、１１・・・Ｎ型エミッタ領域、１２゜
１３・・・層間絶縁膜、１４・・・外部金属配線、１５
・・・コンタクト孔、２０・・・Ｐ型拡散層、３１・・
・単結晶シリコン基板、３２・・・二酸化シリコン膜、
３３・・・窒化シリコン膜、３４・・・フォトレジスト
層、３５・・・第２のフォトレジスト、３６・・・二酸
化シリコンＳ。

Claims

【特許請求の範囲】

　Ｐ（又はＮ）型半導体基板上に選択的に設けられたＮ
（又はＰ）型埋込み拡散層と、該Ｎ（又はＰ）型埋込み
拡散層上に形成されたＮ（又はＰ）型エピタキシャル層
と、該Ｎ（又はＰ）型エピタキシャル層上に選択的に設
けられトランジスタ領域間を分離する絶縁物層と、前記
トランジスタ領域のＮ（又はＰ）型エピタキシャル層中
に形成されたＰ（又はＮ）型真性ベース領域と、該Ｐ（
又はＮ）型ベース領域の両端に形成された第１、第２の
Ｐ（又はＮ）型外部ベース領域と、前記Ｐ（又はＮ）型
真性ベース領域中に形成されたＮ（又はＰ）型エミッタ
領域と、前記Ｐ（又はＮ）型真性ベース領域及び第１、
第２のＰ（又はＮ）型外部ベース領域と隔離して形成さ
れたＮ（又はＰ）型コレクタ取り出し領域とから成る半
導体装置において、前記絶縁物層下に該絶縁物層と整合
してＰ（又はＮ）型拡散層が形成され、該Ｐ型拡散層に
より前記第１、第２のＰ（又はＮ）型外部ベース領域が
接続されることを特徴とする半導体装置。