JPH02299235A - 半導体デバイス - Google Patents
半導体デバイスInfo
- Publication number
- JPH02299235A JPH02299235A JP12094689A JP12094689A JPH02299235A JP H02299235 A JPH02299235 A JP H02299235A JP 12094689 A JP12094689 A JP 12094689A JP 12094689 A JP12094689 A JP 12094689A JP H02299235 A JPH02299235 A JP H02299235A
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- Japan
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- Pending
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体やセンサ等のデバイスに関する。
〔従来技術〕１
従来、半導体やセンサの配線電極には裸の金属が使用さ
れており１通常はＡＱが使用されている。
れており１通常はＡＱが使用されている。
例えば、従来の薄膜半導体の製造方法は第１図に示すよ
うにして実施されている。すなわち。
うにして実施されている。すなわち。
まず■で絶縁性基体上に、ＬＰＧＶＤで６３０℃、 ０
，２Ｔｏｒｒで約１０００人のＰｏ１ｙＳｉを形成し、
所定形成にエツチングを行なう、このときの条件はＳＦ
ｓ ２７ｓＣＣＭ、ＣＣｊ１、３ＳＣＣＭ、０．１Ｔｏ
ｒｒでＲＩＥによりドライエツチングを行なう、レジス
ト除去後、１０００℃ＤｒＹＯｚで熱酸化層を１０００
人形成し、Ｐｏ１ｙＳｉｉｉ極を先の条件で約４０００
人形成し、同じく、ＲｒＨドライエツチングによりゲー
ト電極としてのＰｏ１ｙＳｉ及び熱ＳｉＯ□をエツチン
グする。レジスト除去後■の工程で、眉間絶縁層をＣＶ
Ｄ法Ｓｉｎ、により被着させる。この条件がＳＳｉＨ４
８０ＳＣＣ，０□２００ＳＣＣＭ。
，２Ｔｏｒｒで約１０００人のＰｏ１ｙＳｉを形成し、
所定形成にエツチングを行なう、このときの条件はＳＦ
ｓ ２７ｓＣＣＭ、ＣＣｊ１、３ＳＣＣＭ、０．１Ｔｏ
ｒｒでＲＩＥによりドライエツチングを行なう、レジス
ト除去後、１０００℃ＤｒＹＯｚで熱酸化層を１０００
人形成し、Ｐｏ１ｙＳｉｉｉ極を先の条件で約４０００
人形成し、同じく、ＲｒＨドライエツチングによりゲー
ト電極としてのＰｏ１ｙＳｉ及び熱ＳｉＯ□をエツチン
グする。レジスト除去後■の工程で、眉間絶縁層をＣＶ
Ｄ法Ｓｉｎ、により被着させる。この条件がＳＳｉＨ４
８０ＳＣＣ，０□２００ＳＣＣＭ。
０ 、２Ｔｏｒｒ４００℃で約１μｍ形成している。そ
して■でＡＱを蒸着により約１μｍ形成、パターニング
後、保護層としてＰＣＶＤ法によりＳｉＮを形成して完
成する。当然のことながら、パッシベーション層として
はこのＳｉＮのほかにＳｉ○、、ＰＳＧ等が考えられる
し、さらにこれらの層の組合せも考えられている。
して■でＡＱを蒸着により約１μｍ形成、パターニング
後、保護層としてＰＣＶＤ法によりＳｉＮを形成して完
成する。当然のことながら、パッシベーション層として
はこのＳｉＮのほかにＳｉ○、、ＰＳＧ等が考えられる
し、さらにこれらの層の組合せも考えられている。
又、電極金属としてＡＱ−３ｉ（１％）、１ｌ−５ｉ−
Ｃｕ合金等も考えられている。
Ｃｕ合金等も考えられている。
しかしながら、いずれにしてもこのような従来の保護層
でＮ２０．（１、あるいはＮａ等の浸入があり、保護層
をつきぬけてＡＱ等の配線電極を浸蝕してしまい、最後
には、断線３あるいはパターン消失まで到ってしまうと
いう欠点があった。
でＮ２０．（１、あるいはＮａ等の浸入があり、保護層
をつきぬけてＡＱ等の配線電極を浸蝕してしまい、最後
には、断線３あるいはパターン消失まで到ってしまうと
いう欠点があった。
本発明は、従来、デバイスの保護層であるＳｉＮ、Ｓｉ
ｎ、、ＰＳＧ等の単層あるいは、これら複数層の組合せ
ではＮａ、ＣＱ、Ｈ，Ｏ等の浸入により腐蝕等を完全に
は防ぎきれていない点を解決しよとするものであ４゜ すなわち、本発明は、半導体やセンサ等の保護効果を強
化しようというものである。
ｎ、、ＰＳＧ等の単層あるいは、これら複数層の組合せ
ではＮａ、ＣＱ、Ｈ，Ｏ等の浸入により腐蝕等を完全に
は防ぎきれていない点を解決しよとするものであ４゜ すなわち、本発明は、半導体やセンサ等の保護効果を強
化しようというものである。
本発明は、絶縁性基体上に形成された機能素子と、それ
らの間を結ぶ配線電極と、その上に保護層を有した半導
体素子（半導体デバイス）において、少くとも配ｍ電極
の表面層が該配線電極を形成している材料の少なくとも
１つの元素の酸化物あるいは窒化物よりなることを特徴
とするものである。
らの間を結ぶ配線電極と、その上に保護層を有した半導
体素子（半導体デバイス）において、少くとも配ｍ電極
の表面層が該配線電極を形成している材料の少なくとも
１つの元素の酸化物あるいは窒化物よりなることを特徴
とするものである。
本発明のデバイスを製造するには、従来技術の項で述べ
たデバイスの製造工程■および（のにひきつづいて、■
の工程としてＡＱ、 ＡＱ Ｓ ｉ、ＡＱ−３ｉ−Ｃ
ｕ等の配線１Ｎ！極を蒸着等の公知手段により形成後、
パターニングし、通常の薄膜形成手段により配線ｉｔ極
の構成成分元素の酸化物又は窒化物よりなる表面層を、
さらに■その上に保護層を形成すればよい。表面層の形
成方法を具体的に説明すると、前記元素がＡＱ等の金属
電極の場合には、０２、ｏ３、Ｎ２０などのプラズマ中
で１００Ｗ、 １．０Ｔｏｒｒで、約６０分さらすこと
により約１００人のＡ Ｑ２０ 、層が形成され、この
層が腐蝕の進行を阻止することになる。又。
たデバイスの製造工程■および（のにひきつづいて、■
の工程としてＡＱ、 ＡＱ Ｓ ｉ、ＡＱ−３ｉ−Ｃ
ｕ等の配線１Ｎ！極を蒸着等の公知手段により形成後、
パターニングし、通常の薄膜形成手段により配線ｉｔ極
の構成成分元素の酸化物又は窒化物よりなる表面層を、
さらに■その上に保護層を形成すればよい。表面層の形
成方法を具体的に説明すると、前記元素がＡＱ等の金属
電極の場合には、０２、ｏ３、Ｎ２０などのプラズマ中
で１００Ｗ、 １．０Ｔｏｒｒで、約６０分さらすこと
により約１００人のＡ Ｑ２０ 、層が形成され、この
層が腐蝕の進行を阻止することになる。又。
Ｎ２、ＮＨ，、ヒドラジンなどのプラズマ中において同
じく、１．０Ｔｏｒｒ、６０分さらすことによって、
ＡＩＩＮ層が１０〜５０人厚で形成される。さらに、こ
れまでの電極は、ＡＱ系のメタルであったが、 Ｐｏ１
ｙＳｉを配線電極として使用した場合についても同様な
効果が得られる。すなわちＳｉ系の７１ｍにおいては、
Ｏ，プラズマ中で、１００〜５００Ｗ、１．０−５．０
Ｔｏｒｒで６０分さらすことで５０〜２００人のＳｉｎ
、が形成される。又、ＮＨ，プラズマ中でも、５００℃
、 １００〜５００１ｊ、］、０Ｔｏｒｒで１００人程
度のＳｉＮが形成される。又、Ｎ１３．にＮ２を添加し
てもよい、さらにヒドラジン（Ｎ、＋１４ ）を減圧下
で気化させて、同じ条件下でプラズマにしてＳｉＮを形
成することもできる。特にＳｉ系の配線材料はＡＱｅｔ
Ｃのメタル、と異なり比較的高温（〜１０００℃）まで
処理可能であるので、プロセスの自由度が大きい利点が
ある。又、Ｏ，プラズマにおいては。
じく、１．０Ｔｏｒｒ、６０分さらすことによって、
ＡＩＩＮ層が１０〜５０人厚で形成される。さらに、こ
れまでの電極は、ＡＱ系のメタルであったが、 Ｐｏ１
ｙＳｉを配線電極として使用した場合についても同様な
効果が得られる。すなわちＳｉ系の７１ｍにおいては、
Ｏ，プラズマ中で、１００〜５００Ｗ、１．０−５．０
Ｔｏｒｒで６０分さらすことで５０〜２００人のＳｉｎ
、が形成される。又、ＮＨ，プラズマ中でも、５００℃
、 １００〜５００１ｊ、］、０Ｔｏｒｒで１００人程
度のＳｉＮが形成される。又、Ｎ１３．にＮ２を添加し
てもよい、さらにヒドラジン（Ｎ、＋１４ ）を減圧下
で気化させて、同じ条件下でプラズマにしてＳｉＮを形
成することもできる。特にＳｉ系の配線材料はＡＱｅｔ
Ｃのメタル、と異なり比較的高温（〜１０００℃）まで
処理可能であるので、プロセスの自由度が大きい利点が
ある。又、Ｏ，プラズマにおいては。
同じ条件下で０．あるいはＮ、０プラズマでも同じ効果
であることはいうまでもない。
であることはいうまでもない。
この酸化物あるいは窒化物よりなる表面層の厚みは通常
１０００人〜５μｍ、好ましくは５０００人〜２μｍで
ある。また保ｓＭとしてはＳ ｉ、Ｎ、、。
１０００人〜５μｍ、好ましくは５０００人〜２μｍで
ある。また保ｓＭとしてはＳ ｉ、Ｎ、、。
Ｓｉｎ、、ＰＳＧなどがあり、その厚みは１μｍ前後が
多い。
多い。
表面層とその上の保護層との組合せにおいては１表面層
が酸化物層の場合には保護層も醸化層、表面層が窒化物
層の場合には保：Ｓ暦も窒化層である方が熱ストレス等
を考えると好ましいが、それに限定されるものではない
。
が酸化物層の場合には保護層も醸化層、表面層が窒化物
層の場合には保：Ｓ暦も窒化層である方が熱ストレス等
を考えると好ましいが、それに限定されるものではない
。
石英基板１上に、ＬＰＣＶＤ法により６３０℃、０．２
Ｔｏｒｒの条件で、１００ＯＡのＰｏ１ｙＳｉＪ１２を
形成後所定形状にドライエツチングにより加工する。
Ｔｏｒｒの条件で、１００ＯＡのＰｏ１ｙＳｉＪ１２を
形成後所定形状にドライエツチングにより加工する。
このときの条件はＳ Ｆ 、 ２７ＳＣＣＭ、ＣＣＱ４
３ＳＣＣＭ、圧力０．ＩＴｏｒｒである。レジストをａ
ｓｈｉｎｇ後、 Ｄｒｙｏ。
３ＳＣＣＭ、圧力０．ＩＴｏｒｒである。レジストをａ
ｓｈｉｎｇ後、 Ｄｒｙｏ。
１００％で、１０００℃の条件でｌ０００人の熱酸化膜
３を形成する６その後同じ＜ＬＰＧＶＤで同条件で４０
００人のＰｏ１ｙＳｉ形成後ゲート用マスクにあわせて
Ｐｏ１ｙＳｉ ２とその下の熱ＳｉＯ□３をエツチング
により除去し、下へ１０００人のＰｏ１ｙＳｉ ２を露
出させる。このときのＰｏ１ｙＳｉ工ツチング条件は、
前述した条件である。熱Ｓｉｎ、 ３は、ＣＨＦ、７６
ＳＣＣＭ、０２４ＳＣＣＭで０．ＩＴｏｒｒで行なった
。ソースドレインはｎｃｈの場合ＰＳＧ、 Ｐｑｈの場
合ＢＳＧを塗布して、 １０００℃３０分で拡散後、ｔ
ｌ Ｆ ： ＩＩよＯ＝１：５で５分浸漬して除去する
。その後、ＣＶＤによりＳ ｉ １１． ／ ０２＝
８０／２００ＳＣＣＭで０ 、２Ｔｏｒｒの条件で１μ
ｍの層間絶縁膜（ＳｉＯ□）５を形成後、コンタクトホ
ールをＨＦ ： ＮＨ４Ｆ＝１７６でエッチ後、ＡＱ６
をスパッタにより約１μｍ積層する。
３を形成する６その後同じ＜ＬＰＧＶＤで同条件で４０
００人のＰｏ１ｙＳｉ形成後ゲート用マスクにあわせて
Ｐｏ１ｙＳｉ ２とその下の熱ＳｉＯ□３をエツチング
により除去し、下へ１０００人のＰｏ１ｙＳｉ ２を露
出させる。このときのＰｏ１ｙＳｉ工ツチング条件は、
前述した条件である。熱Ｓｉｎ、 ３は、ＣＨＦ、７６
ＳＣＣＭ、０２４ＳＣＣＭで０．ＩＴｏｒｒで行なった
。ソースドレインはｎｃｈの場合ＰＳＧ、 Ｐｑｈの場
合ＢＳＧを塗布して、 １０００℃３０分で拡散後、ｔ
ｌ Ｆ ： ＩＩよＯ＝１：５で５分浸漬して除去する
。その後、ＣＶＤによりＳ ｉ １１． ／ ０２＝
８０／２００ＳＣＣＭで０ 、２Ｔｏｒｒの条件で１μ
ｍの層間絶縁膜（ＳｉＯ□）５を形成後、コンタクトホ
ールをＨＦ ： ＮＨ４Ｆ＝１７６でエッチ後、ＡＱ６
をスパッタにより約１μｍ積層する。
ＡＱのエツチングには、５ＩＣＱ４＋ＣＱ２で２００す
、０．０５Ｔｏｒｒで行ない、所定の電極配線パターン
を形成、加工する。その後レジストを除去する際に、基
板温度２００℃で２ｈｒＯ２プラズマにさらすことでＡ
Ｑ衣表面、約１００人のＡＱ２０．６ ’が形成されろ
。その後ＰＣＶＤにより５ｉＮｘｌｌ嗅７を約１μｍ積
層する。このときの条件はＳ ｉ Ｎ、＝＝４０５ＣＣ
Ｍ、 Ｎｌ＋、＝２００５ＣＣＭ、Ｎ、 ＝６００ＳＣ
ＣＭＯ、２Ｔｏｒｒで形成した。
、０．０５Ｔｏｒｒで行ない、所定の電極配線パターン
を形成、加工する。その後レジストを除去する際に、基
板温度２００℃で２ｈｒＯ２プラズマにさらすことでＡ
Ｑ衣表面、約１００人のＡＱ２０．６ ’が形成されろ
。その後ＰＣＶＤにより５ｉＮｘｌｌ嗅７を約１μｍ積
層する。このときの条件はＳ ｉ Ｎ、＝＝４０５ＣＣ
Ｍ、 Ｎｌ＋、＝２００５ＣＣＭ、Ｎ、 ＝６００ＳＣ
ＣＭＯ、２Ｔｏｒｒで形成した。
本発明は、配線電極の材料を利用して半導体の保護を強
化するものであるからプロセスが簡単であり、しかも、
保護強化の実があがり、デバイスの信頼性、安定性を高
めることができた。
化するものであるからプロセスが簡単であり、しかも、
保護強化の実があがり、デバイスの信頼性、安定性を高
めることができた。
とくに、表面層の形成手段としてプラズマ処理を行った
場合には、ち密な膜が形成されるので、その効果は大き
い。
場合には、ち密な膜が形成されるので、その効果は大き
い。
プラズマ処理時間を２０分から８０分と長くするにつれ
て故障率もはっきり低Ｆする。（第３図参照）
て故障率もはっきり低Ｆする。（第３図参照）
第１図■〜■は従来の半導体デバイスの製造工程を示す
断面図、第２図■〜■は本発明の半導体デバイスの製造
工程を示す断面図、第３図は酸素プラズマ処理の処理時
間とその効果の関係図である。 １・・・絶縁基板 ２・・・活性層３・・ゲート
絶縁膜（例えばＳｉｎ、膜）４・・ゲート電極 ５
・・・層間絶縁膜６・・・配線電極 ６′・・・
表面層７・・保護層 餐冑絽瞳馴帯メ
断面図、第２図■〜■は本発明の半導体デバイスの製造
工程を示す断面図、第３図は酸素プラズマ処理の処理時
間とその効果の関係図である。 １・・・絶縁基板 ２・・・活性層３・・ゲート
絶縁膜（例えばＳｉｎ、膜）４・・ゲート電極 ５
・・・層間絶縁膜６・・・配線電極 ６′・・・
表面層７・・保護層 餐冑絽瞳馴帯メ
Claims (1)
- １、絶縁性基体上に形成された機能素子と、それらの間
を結ぶ配線電極と、その上に保護層を有したデバイスに
おいて、少くとも配線電極の表面層が該配線電極を形成
している材料の少なくとも１つの元素の酸化物あるいは
窒化物よりなることを特徴とする前記デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12094689A JPH02299235A (ja) | 1989-05-15 | 1989-05-15 | 半導体デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12094689A JPH02299235A (ja) | 1989-05-15 | 1989-05-15 | 半導体デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02299235A true JPH02299235A (ja) | 1990-12-11 |
Family
ID=14798885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12094689A Pending JPH02299235A (ja) | 1989-05-15 | 1989-05-15 | 半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02299235A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5604137A (en) * | 1991-09-25 | 1997-02-18 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming a multilayer integrated circuit |
-
1989
- 1989-05-15 JP JP12094689A patent/JPH02299235A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5604137A (en) * | 1991-09-25 | 1997-02-18 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming a multilayer integrated circuit |
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