JPH02299263A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02299263A JPH02299263A JP1120910A JP12091089A JPH02299263A JP H02299263 A JPH02299263 A JP H02299263A JP 1120910 A JP1120910 A JP 1120910A JP 12091089 A JP12091089 A JP 12091089A JP H02299263 A JPH02299263 A JP H02299263A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体記憶装置の構造、更に詳しく言えばダイ
ナミックランダムアクセスメモリセル（ＤＲＡＭという
。）の構造に関するものである。
ナミックランダムアクセスメモリセル（ＤＲＡＭという
。）の構造に関するものである。
（ロ）従来の技術
第４図は従来例に係るＤＲＡＭセルの構造を示す断面図
であり、等価回路で記載すれば第２図で示すものと同等
のものである。
であり、等価回路で記載すれば第２図で示すものと同等
のものである。
第４図において、（１）はＳｉ基板、（２）は選択酸化
法によって形成される厚い５ｉ０ｚ膜、 （３ａ）と（
３ｂ）はセル選択用トランジスタのソース・ドレイン領
域、（４）はそのゲート電極（ＷＬｎ＋＋ ）であり、
（５）はセルプレート電極である。また（６）は電荷蓄
積用絶縁膜であり、その下には容量増加のためにＮ型領
域（１０）とＰ壁領域（１１）とが形成きれている。
法によって形成される厚い５ｉ０ｚ膜、 （３ａ）と（
３ｂ）はセル選択用トランジスタのソース・ドレイン領
域、（４）はそのゲート電極（ＷＬｎ＋＋ ）であり、
（５）はセルプレート電極である。また（６）は電荷蓄
積用絶縁膜であり、その下には容量増加のためにＮ型領
域（１０）とＰ壁領域（１１）とが形成きれている。
（９）はビットライン（７）（ＢＬｎ）に接続するもう
一つのメモリセルトランジスタのゲート電極、（８ａ）
と（８ｂ）はそのソース・ドレイン領域、（１２）はチ
ャネルストップ用のＰ壁領域である。
一つのメモリセルトランジスタのゲート電極、（８ａ）
と（８ｂ）はそのソース・ドレイン領域、（１２）はチ
ャネルストップ用のＰ壁領域である。
（ハ）発明が解決しようとする課題
ところで、半導体記憶装置の高集積化・高密度化が、最
近ますます強く要望されているが、第４図に示すような
従来例の構造では、十分でないという問題がある。
近ますます強く要望されているが、第４図に示すような
従来例の構造では、十分でないという問題がある。
本発明はかかる従来の問題に鑑みて創作されたものであ
り、高集積化・高密度化が可能な半導体記憶装置の提供
を目的とする。
り、高集積化・高密度化が可能な半導体記憶装置の提供
を目的とする。
（ニ）課題を解決するための手段
上記課題は、第１導電型半導体基板表面に形成されてい
る第２導電型不純物領域と、該第２導電型不純物領域の
上に形成されている第１の絶縁膜と、該第１の絶縁膜の
上に形成されている第１の導電膜と、該第１の導電膜を
被覆するように形成されている第２の絶縁膜と、該第２
の絶縁膜の上に形成され、一端を前記第２導電型不純物
領域に接続している半導体膜と、該半導体膜を被覆する
第３の絶縁膜と、該第３の絶縁膜の上に形成されている
第２の導電膜と、該第２の導電膜を被覆する第３の絶縁
膜と、該第３の絶縁膜の上に形成され、前記半導体膜の
他端に接続する第３の導電膜とを有し、 前記第１の導電膜をセルプレートとし、前記第１の絶縁
膜を電荷蓄積用容量とし、前記第２の導電膜をワードラ
インとしてのゲート電極、前記半導体膜内にソース・ド
レインをもつセル選択用のトランジスタとし、かつ前記
第３の導電膜をビットラインとすることを特徴とする半
導体記憶装置により解決される。
る第２導電型不純物領域と、該第２導電型不純物領域の
上に形成されている第１の絶縁膜と、該第１の絶縁膜の
上に形成されている第１の導電膜と、該第１の導電膜を
被覆するように形成されている第２の絶縁膜と、該第２
の絶縁膜の上に形成され、一端を前記第２導電型不純物
領域に接続している半導体膜と、該半導体膜を被覆する
第３の絶縁膜と、該第３の絶縁膜の上に形成されている
第２の導電膜と、該第２の導電膜を被覆する第３の絶縁
膜と、該第３の絶縁膜の上に形成され、前記半導体膜の
他端に接続する第３の導電膜とを有し、 前記第１の導電膜をセルプレートとし、前記第１の絶縁
膜を電荷蓄積用容量とし、前記第２の導電膜をワードラ
インとしてのゲート電極、前記半導体膜内にソース・ド
レインをもつセル選択用のトランジスタとし、かつ前記
第３の導電膜をビットラインとすることを特徴とする半
導体記憶装置により解決される。
（＊）作用
本発明の半導体記憶装置によれば、半導体基板表面に形
成した第１の絶縁膜を電荷蓄積用容量とし、該第１の絶
縁膜の上に形成した第１の導電膜をセルプレートとし、
該第１の導電膜の上の眉間第２絶縁膜の上に形成した半
導体膜をセル選択用トランジスタの形成領域としている
。
成した第１の絶縁膜を電荷蓄積用容量とし、該第１の絶
縁膜の上に形成した第１の導電膜をセルプレートとし、
該第１の導電膜の上の眉間第２絶縁膜の上に形成した半
導体膜をセル選択用トランジスタの形成領域としている
。
すなわち、本発明の半導体記憶装置は、電荷蓄積容量を
形成する領域とトランジスタを形成する領域とが重なっ
た構造になっているので、素子形成面積を少なくするこ
とができる。
形成する領域とトランジスタを形成する領域とが重なっ
た構造になっているので、素子形成面積を少なくするこ
とができる。
（へ）実施例
次に図を参照しながら本発明の実施例について説明する
。
。
第１図Ａ−には本発明の実施例に係るＤＲＡＭセルの製
造方法を説明する断面図であり、第２図はＤＲＡＭセル
の等両回路を示す回路図である。
造方法を説明する断面図であり、第２図はＤＲＡＭセル
の等両回路を示す回路図である。
まず第１図Ａに示すように、Ｐ型Ｓｉ基板（１３）の上
に５１０ｘ膜（ｔ４） 、 ５ｉｓＮａ膜（１５）およ
びレジスト膜（１６）を形成した後、これらの膜をバタ
ーニングし、次いでボロンイオン（Ｂ＋）を注入する。
に５１０ｘ膜（ｔ４） 、 ５ｉｓＮａ膜（１５）およ
びレジスト膜（１６）を形成した後、これらの膜をバタ
ーニングし、次いでボロンイオン（Ｂ＋）を注入する。
次いで、レジスト膜（１６）を除去した後、同図Ｂに示
すように熱酸化して厚いＳｉｎ、膜（１７）およびチャ
ネルストップ用のＰ＋領域（１９）を形成し、次に別の
レジスト膜（１８）を形成し、バターニングする。そし
て該レジスト膜（１８）およびＳｉカ膜（１７）をマス
クとしてボロンイオン（Ｂ＋）およびヒ素イオン（Ａｓ
＋）を注入する。
すように熱酸化して厚いＳｉｎ、膜（１７）およびチャ
ネルストップ用のＰ＋領域（１９）を形成し、次に別の
レジスト膜（１８）を形成し、バターニングする。そし
て該レジスト膜（１８）およびＳｉカ膜（１７）をマス
クとしてボロンイオン（Ｂ＋）およびヒ素イオン（Ａｓ
＋）を注入する。
次に、レジスト膜り１８）を除去した後、同図Ｃに示す
ように熱処理して注入ボロンイオンおよび注入ヒ素イオ
ンを活性化してＮ型領域（２２）およびＰ壁領域（２３
）を形成し、更に酸化して電荷蓄積用の薄い５ｉ０．膜
（２０）を形成し、その上にＣＶＤ法によりポリＳｉ膜
（２１）を形成する。
ように熱処理して注入ボロンイオンおよび注入ヒ素イオ
ンを活性化してＮ型領域（２２）およびＰ壁領域（２３
）を形成し、更に酸化して電荷蓄積用の薄い５ｉ０．膜
（２０）を形成し、その上にＣＶＤ法によりポリＳｉ膜
（２１）を形成する。
次に、同図り図に示すようにポリＳｉ膜（２１）および
Ｓｉｎ、膜（２０）をバターニングした後、ヒ素をイオ
ン注入してポリＳｉ膜（２１）と５ｉ基板（１３）の表
面をヒ素ドープする。なお、このポリＳｉ膜（２１）は
、メモリ素子のセルプレート電極として機能することに
なる。
Ｓｉｎ、膜（２０）をバターニングした後、ヒ素をイオ
ン注入してポリＳｉ膜（２１）と５ｉ基板（１３）の表
面をヒ素ドープする。なお、このポリＳｉ膜（２１）は
、メモリ素子のセルプレート電極として機能することに
なる。
次いで、同図Ｅに示すように、熱酸化してポリＳｉ膜（
２１）を５ｉｆｔ膜（２５）で被覆するとともに、ヒ素
をドライブ・インして高濃度のＮ型領域（２４ａ） 。
２１）を５ｉｆｔ膜（２５）で被覆するとともに、ヒ素
をドライブ・インして高濃度のＮ型領域（２４ａ） 。
（２４ｂ）を形成＃−る。そしてこのＮ型領域（２４ａ
） 、 （２４ｂ）は、電荷蓄積用Ｓｉｎ、膜（２０）
の下のＮ型領域（２２）と接続する。
） 、 （２４ｂ）は、電荷蓄積用Ｓｉｎ、膜（２０）
の下のＮ型領域（２２）と接続する。
次に同図Ｆに示すように、ＣＶＤ法により５ｉｆｔ膜（
２６）を形成した後、該Ｓｉｎ、膜（２６）およびＳｉ
か膜（２０）をバターニングして開口部（２７ａ） 、
（２７ｂ）を形成する。
２６）を形成した後、該Ｓｉｎ、膜（２６）およびＳｉ
か膜（２０）をバターニングして開口部（２７ａ） 、
（２７ｂ）を形成する。
次に同図Ｇに示すように、ＣＶＤ法によりポリＳｉ膜を
被着した後、レーザ照射して再結晶化し、更にしきい値
（Ｖｔｈ）コントロール用にボロンを注入した後にパタ
ーニングしてＰ型車結晶化Ｓｉ膜く２８）を形成する。
被着した後、レーザ照射して再結晶化し、更にしきい値
（Ｖｔｈ）コントロール用にボロンを注入した後にパタ
ーニングしてＰ型車結晶化Ｓｉ膜く２８）を形成する。
次いで同図Ｈに示すように、熱酸化してＳｉ膜（２８）
を被覆するＳｉカ膜（２９）を形成した後、ＣＶＤ法に
よってポリＳｉ膜を形成し、更にリン拡散してＮＪｌし
た後にバターニングして、ゲート電極（３０ａ） 、
（３０ｂ）を形成する。なお、ゲート電極（３０ａ）が
第２図におけるワードライン（賢Ｌｎ）に接続し、ゲー
ト電極（３０ｂ）がワードライン（ＷＬｎ＋ ｒ ）に
接続するものである。
を被覆するＳｉカ膜（２９）を形成した後、ＣＶＤ法に
よってポリＳｉ膜を形成し、更にリン拡散してＮＪｌし
た後にバターニングして、ゲート電極（３０ａ） 、
（３０ｂ）を形成する。なお、ゲート電極（３０ａ）が
第２図におけるワードライン（賢Ｌｎ）に接続し、ゲー
ト電極（３０ｂ）がワードライン（ＷＬｎ＋ ｒ ）に
接続するものである。
次に同図■に示すように、該ゲート電極（３０ａ）。
（３０ｂ）をマスクとじ−Ｃヒ素イオン（Ａｓ＋）を注
入した後、熱処理を施す、これによりゲート電極（３０
ａ）。
入した後、熱処理を施す、これによりゲート電極（３０
ａ）。
（３０ｂ）のＮ型ソース・ドレイン領域（３１ａ） 、
（３１ｂ）。
（３１ｂ）。
（３１ｃ）が形成され、該Ｎ型ソース・ドレイン領域（
３１ａ） 、 （３１ｃ）はそれぞれＳｉ基板面に形成
されたＮ型領域（２４ａ） 、 （２４ｂ）に接続する
。
３１ａ） 、 （３１ｃ）はそれぞれＳｉ基板面に形成
されたＮ型領域（２４ａ） 、 （２４ｂ）に接続する
。
次いで同図Ｊに示すように、平坦化および居間絶縁用の
ＢＰＳＧ膜（３２）を形成する。
ＢＰＳＧ膜（３２）を形成する。
次に同図Ｋに示すように、ＢＰＳＧ膜（３２）およびＳ
ｉｎ、膜（２９）をバターニングして開口部を設け、更
にＡｌ１膜（３３）を形成した後に該Ａｆｆｉ膜をパタ
ーニングしてビットライン（ＢＬｍ）を形成すると、第
２図に示す等価回路図に対応するＤＲＡＭの素子が形成
される。
ｉｎ、膜（２９）をバターニングして開口部を設け、更
にＡｌ１膜（３３）を形成した後に該Ａｆｆｉ膜をパタ
ーニングしてビットライン（ＢＬｍ）を形成すると、第
２図に示す等価回路図に対応するＤＲＡＭの素子が形成
される。
ところで、第１図Ｋに示す本発明の実施例のＤＲＡＭ素
子構造は、メモリセル選択用トランジスタとセルプレー
トおよび電荷蓄積用容量絶縁膜とを、三次元的に積層し
て形成しているので、二次元的面積を少なくすることが
できる。このため、本発明の実施例のＤＲＡＭ素子を用
いれば、メモリの高集積化・高密度化がより可能となる
。
子構造は、メモリセル選択用トランジスタとセルプレー
トおよび電荷蓄積用容量絶縁膜とを、三次元的に積層し
て形成しているので、二次元的面積を少なくすることが
できる。このため、本発明の実施例のＤＲＡＭ素子を用
いれば、メモリの高集積化・高密度化がより可能となる
。
第３図は本発明の別の実施例に係るＤＲＡＭ素子の構造
断面図で、第２図に示す等何回路と同じａ能を有する。
断面図で、第２図に示す等何回路と同じａ能を有する。
この素子は電荷蓄積用容量絶縁膜がトレンチ（溝）に形
成されている点が第１の実施例と異なるところである。
成されている点が第１の実施例と異なるところである。
すなわち、電荷蓄積用Ｓｉｎ！膜（３５）がトレンチの
側壁に形成され、これに対応してセルプレート電極（３
６）としてのポリＳｉ膜がトレンチ内に埋込まれ、更に
５ｉ０ ＊膜〈３５）の下側のＮ型領域（３４）がトレ
ンチに沿って形成される点を除いて、第１図の実施例と
同じである。
側壁に形成され、これに対応してセルプレート電極（３
６）としてのポリＳｉ膜がトレンチ内に埋込まれ、更に
５ｉ０ ＊膜〈３５）の下側のＮ型領域（３４）がトレ
ンチに沿って形成される点を除いて、第１図の実施例と
同じである。
第３図の実施例においても、セル選択用のトランジスタ
形成領域と電荷蓄積用領域とを、積層して形成している
ので、従来の構造に比べ大幅に高集積化・高密度化を図
ることができる。
形成領域と電荷蓄積用領域とを、積層して形成している
ので、従来の構造に比べ大幅に高集積化・高密度化を図
ることができる。
（ト）発明の詳細
な説明したように、本発明によれば電荷蓄積容量を形成
する領域とセル選択用トランジスタを形成する領域とを
、三次元的に重ね合わせる構造であるから、従来に比べ
て大幅に素子形成面積を少なくすることができる。この
ため、半導体記憶装置の、一層の高集積化・高密度化を
図ることが可能となる。
する領域とセル選択用トランジスタを形成する領域とを
、三次元的に重ね合わせる構造であるから、従来に比べ
て大幅に素子形成面積を少なくすることができる。この
ため、半導体記憶装置の、一層の高集積化・高密度化を
図ることが可能となる。
第１図Ａ−には本発明の詳細な説明する断面図、第２図
は本発明の実施例の等価回路図、第３図は本発明の別の
実施例を説明する断面図、第４図は従来例の説明図であ
る。
は本発明の実施例の等価回路図、第３図は本発明の別の
実施例を説明する断面図、第４図は従来例の説明図であ
る。
Claims (2)
- （１）第１導電型半導体基板表面に形成されている第２
導電型不純物領域と、該第２導電型不純物領域の上に形
成されている第１の絶縁膜と、該第１の絶縁膜の上に形
成されている第１の導電膜と、該第１の導電膜を被覆す
るように形成されている第２の絶縁膜と、該第２の絶縁
膜の上に形成され、一端を前記第２導電型不純物領域に
接続している半導体膜と、該半導体膜を被覆する第３の
絶縁膜と、該第３の絶縁膜の上に形成されている第２の
導電膜と、該第２の導電膜を被覆する第３の絶縁膜と、
該第３の絶縁膜の上に形成され、前記半導体膜の他端に
接続する第３の導電膜とを有し、 前記第１の導電膜をセルプレートとし、前記第１の絶縁
膜を電荷蓄積用容量とし、前記第２の導電膜をワードラ
インとしてのゲート電極、前記半導体膜内にソース・ド
レインをもつセル選択用のトランジスタとし、かつ前記
第３の導電膜をビットラインとすることを特徴とする半
導体記憶装置。 - （２）第１、第２導電膜を多結晶半導体膜により形成し
、第３導電膜を金属膜により形成し、半導体膜を単結晶
化半導体膜によって形成することを特徴とする請求項１
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1120910A JPH02299263A (ja) | 1989-05-15 | 1989-05-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1120910A JPH02299263A (ja) | 1989-05-15 | 1989-05-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02299263A true JPH02299263A (ja) | 1990-12-11 |
Family
ID=14798023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1120910A Pending JPH02299263A (ja) | 1989-05-15 | 1989-05-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02299263A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154256A (ja) * | 1982-03-10 | 1983-09-13 | Hitachi Ltd | 半導体装置 |
| JPS61208253A (ja) * | 1985-03-12 | 1986-09-16 | Nec Corp | 半導体メモリセル |
| JPS621262A (ja) * | 1985-06-26 | 1987-01-07 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS6352470A (ja) * | 1986-08-22 | 1988-03-05 | Hitachi Ltd | 半導体記憶装置 |
-
1989
- 1989-05-15 JP JP1120910A patent/JPH02299263A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154256A (ja) * | 1982-03-10 | 1983-09-13 | Hitachi Ltd | 半導体装置 |
| JPS61208253A (ja) * | 1985-03-12 | 1986-09-16 | Nec Corp | 半導体メモリセル |
| JPS621262A (ja) * | 1985-06-26 | 1987-01-07 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS6352470A (ja) * | 1986-08-22 | 1988-03-05 | Hitachi Ltd | 半導体記憶装置 |
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