JPH03185757A - 超高集積ｄｒａｍ及びその製造方法 - Google Patents
超高集積ｄｒａｍ及びその製造方法Info
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- JPH03185757A JPH03185757A JP2056774A JP5677490A JPH03185757A JP H03185757 A JPH03185757 A JP H03185757A JP 2056774 A JP2056774 A JP 2056774A JP 5677490 A JP5677490 A JP 5677490A JP H03185757 A JPH03185757 A JP H03185757A
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- silicon layer
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＤＲＡＭセル、及びその製造方法に関し、
特にスタックキャパシタ（Ｓｔａｃｋｅｄ Ｓｔｒａ
ｇｅ Ｃａｐａｃｉｔｏｒ）の構造を有する超高集積Ｄ
ＲＡＭセル及びその製造方法に関する。
特にスタックキャパシタ（Ｓｔａｃｋｅｄ Ｓｔｒａ
ｇｅ Ｃａｐａｃｉｔｏｒ）の構造を有する超高集積Ｄ
ＲＡＭセル及びその製造方法に関する。
ＤＲＡＭセルは、ドレイン−ソース通路がビットライン
とセルノード間の接続された一つのトランジスタと上記
セルノードとセルプレート間に接続された一つのスタッ
クキャパシタで構成されている。ＤＲＡＭメモリ密度の
増加に伴い、ＤＲＡＭセルの占有する面積が減少するの
で、スタックキャパシタの容量を極大化するために三次
元構造のトレンチ（Ｔｒｅｎｃｈ）構造とスタック構造
のＤＲＡＭセルが開発されてたきた。トレンチ構造のス
タックキャパシタは半導体基板に形成された溝内にスタ
ックキャパシタを形成するものである。スタック構造の
スタックキャパシタは半導体基板上に集積されたスタッ
クキャパシタを形成する。
とセルノード間の接続された一つのトランジスタと上記
セルノードとセルプレート間に接続された一つのスタッ
クキャパシタで構成されている。ＤＲＡＭメモリ密度の
増加に伴い、ＤＲＡＭセルの占有する面積が減少するの
で、スタックキャパシタの容量を極大化するために三次
元構造のトレンチ（Ｔｒｅｎｃｈ）構造とスタック構造
のＤＲＡＭセルが開発されてたきた。トレンチ構造のス
タックキャパシタは半導体基板に形成された溝内にスタ
ックキャパシタを形成するものである。スタック構造の
スタックキャパシタは半導体基板上に集積されたスタッ
クキャパシタを形成する。
スタックキャパシタ型のＤＲＡＭセルはキャパシタを基
板上に積層して製造するため、トレンチキャパシタ型の
ＤＲＡＭセルより容易に製造し得る利点がある。また、
スタックキャパシタ型のＤＲＡＭセルはトレンチキャパ
シタ型のＤＲＡＭセルより発生されるトレンチに隣接す
るトレンチ間の漏洩及びパンチスルー（Ｐｕｎｃｈ−ｔ
ｈｒｏｕｇｈ）のような電気的な問題点を保有しない。
板上に積層して製造するため、トレンチキャパシタ型の
ＤＲＡＭセルより容易に製造し得る利点がある。また、
スタックキャパシタ型のＤＲＡＭセルはトレンチキャパ
シタ型のＤＲＡＭセルより発生されるトレンチに隣接す
るトレンチ間の漏洩及びパンチスルー（Ｐｕｎｃｈ−ｔ
ｈｒｏｕｇｈ）のような電気的な問題点を保有しない。
第１図は、従来のスタックキャパシタ型のＤＲＡＭセル
の縦断面図である。この図のスタックキャパシタ型のＤ
ＲＡＭセルの構造を簡単説明すれば、下記の通りである
。
の縦断面図である。この図のスタックキャパシタ型のＤ
ＲＡＭセルの構造を簡単説明すれば、下記の通りである
。
Ｐ型基板１上にＰ型ウェル２が生成され、セル等の間を
分離するために、フィールド酸化膜４を形成する。この
際、上記フィールド酸化膜４の下部にＰ＋チャンネルス
トッパー層５が形成され、上記ゲート酸化膜５の上部に
スイッチングトランジスタのゲート電極となるＮ１ ド
ーゾングされた多結晶シリコン層６を形成する。この際
、上記フィールド酸化膜４上には、隣接するメモリセル
のゲート電極として利用される多結晶シリコン層７が形
成される。次いで、スイッチングトランジスタのＮ＋ソ
ース領域８とＮ＋ ドレイン領域９を形成し、上記多結
晶シリコン層等６，７を絶縁するために絶縁層１１を形
成する。その後、上記絶縁Ｒ１１ｌ上に上記ソース領域
８の選択され部分と接触してストレージキャパシタの一
つの電極となるＮ゛ ドープされた多結晶シリコン層１
２を上記多結晶シリコン層等６，７に重なるように形成
する。
分離するために、フィールド酸化膜４を形成する。この
際、上記フィールド酸化膜４の下部にＰ＋チャンネルス
トッパー層５が形成され、上記ゲート酸化膜５の上部に
スイッチングトランジスタのゲート電極となるＮ１ ド
ーゾングされた多結晶シリコン層６を形成する。この際
、上記フィールド酸化膜４上には、隣接するメモリセル
のゲート電極として利用される多結晶シリコン層７が形
成される。次いで、スイッチングトランジスタのＮ＋ソ
ース領域８とＮ＋ ドレイン領域９を形成し、上記多結
晶シリコン層等６，７を絶縁するために絶縁層１１を形
成する。その後、上記絶縁Ｒ１１ｌ上に上記ソース領域
８の選択され部分と接触してストレージキャパシタの一
つの電極となるＮ゛ ドープされた多結晶シリコン層１
２を上記多結晶シリコン層等６，７に重なるように形成
する。
上記多結晶シリコン層Ｉ２の表面上に上記ストレージキ
ャパシタの誘導体層１３を形成し、上記誘電体層１３の
上部には上記ストレージキャパシタの他の電極となるＮ
゛ ドープされた多結晶シリコン層１４を形成する。上
記多結晶シリコン層１４上には、絶縁層１５を形成し、
上記絶縁層１５上には上記ドレイン領域９と接触し、ビ
ットラインとして利用される導電層１６が形成される。
ャパシタの誘導体層１３を形成し、上記誘電体層１３の
上部には上記ストレージキャパシタの他の電極となるＮ
゛ ドープされた多結晶シリコン層１４を形成する。上
記多結晶シリコン層１４上には、絶縁層１５を形成し、
上記絶縁層１５上には上記ドレイン領域９と接触し、ビ
ットラインとして利用される導電層１６が形成される。
前述した従来のスタックキャパシタセル構造においては
、ＤＲＡＭメモリが高集積化となるに連れて、セルの面
積が縮小し、これに従って、キャパシタの容量が減少す
ることになる。従って、従来のスタックキャパシタセル
の構造は、その集積度が４Ｍ程度に限定される。
、ＤＲＡＭメモリが高集積化となるに連れて、セルの面
積が縮小し、これに従って、キャパシタの容量が減少す
ることになる。従って、従来のスタックキャパシタセル
の構造は、その集積度が４Ｍ程度に限定される。
そこで、１６ Ｍ及び６４ Ｍの超高集積ＤＲＡＭを実
現させるためには、キャパシタの容量を増加させること
が必要である。このような問題点を解決しようとして当
業者達は多角的に研究開発中である。
現させるためには、キャパシタの容量を増加させること
が必要である。このような問題点を解決しようとして当
業者達は多角的に研究開発中である。
それ故、この発明の課題は、上記のような従来技術の問
題点を解決するために、キャパシタの面積を増加させる
ことによって充分な容量のスタックキャパシタを有する
超高集積ＤＲＡＭセルを提供することにある。
題点を解決するために、キャパシタの面積を増加させる
ことによって充分な容量のスタックキャパシタを有する
超高集積ＤＲＡＭセルを提供することにある。
この発明の他の課題は、上記した超高集積度ＤＲＡＭセ
ルを製造するのに適した製造方法を提供することにある
。
ルを製造するのに適した製造方法を提供することにある
。
上記の課題は、この発明により、スタックキャパシタを
有する超高集積ＤＲＡＭセルに対して、第一導電型の半
導体基板にチャンネル領域で隔離されて形成された上記
第一導電型と逆導電型である第二導電型のソース及びド
レイン領域と、−方の側端に上記チャンネル領域が接続
されたソース領域の他方の側端に形成されたフィールド
酸化膜と、上記チャンネル領域上に形成されたゲート酸
化膜と、上記フィールド酸化層とゲート酸化膜との上部
に形成された第一多結晶シリコン層と、上記第一多結晶
シリコン層を電気的に絶縁させる絶縁層と、上記絶縁層
上に上記第一多結晶シリコン層と重なるように形成され
た第二多結晶シリコン層と、上記ソース領域上に形成さ
れた上記第二多結晶シリコン層の所定部分と第一誘電体
層を介在させ重なり合わした第三多結晶シリコン層と、
上記第三多結晶シリコン層の表面に第二誘電体層を介在
させて形成し、上記第二多結晶シリコン層と電気的に導
通する第四多結晶シリコン層とから威るＤＲＡＭセルに
よって解決されている。
有する超高集積ＤＲＡＭセルに対して、第一導電型の半
導体基板にチャンネル領域で隔離されて形成された上記
第一導電型と逆導電型である第二導電型のソース及びド
レイン領域と、−方の側端に上記チャンネル領域が接続
されたソース領域の他方の側端に形成されたフィールド
酸化膜と、上記チャンネル領域上に形成されたゲート酸
化膜と、上記フィールド酸化層とゲート酸化膜との上部
に形成された第一多結晶シリコン層と、上記第一多結晶
シリコン層を電気的に絶縁させる絶縁層と、上記絶縁層
上に上記第一多結晶シリコン層と重なるように形成され
た第二多結晶シリコン層と、上記ソース領域上に形成さ
れた上記第二多結晶シリコン層の所定部分と第一誘電体
層を介在させ重なり合わした第三多結晶シリコン層と、
上記第三多結晶シリコン層の表面に第二誘電体層を介在
させて形成し、上記第二多結晶シリコン層と電気的に導
通する第四多結晶シリコン層とから威るＤＲＡＭセルに
よって解決されている。
また、上記の課題は、ＤＲＡＭセルの製造方法に対して
、第一導電型の半導体基板の所定部分にフィールド酸化
膜を形成したてスイッチングトランジスタ領域を限定す
る工程と、上記スイッチングトランジスタ領域に上記フ
ィールド酸化膜と隣接するソース領域と、このソース領
域とチャンネル領域とを通じて隔離されたドレイン領域
とを形成する工程と、上記チャンネル領域上にゲート酸
化膜を形成する工程と、上記フィールド酸化膜の所定部
分とゲート酸化膜の上部に第一多結晶シリコン層等を形
成し、上記第一多結晶シリコン層等を電気的に絶縁させ
る絶縁層を形成する工程と、上記絶縁層上に上記第一多
結晶シリコン層と重なるように第二多結晶シリコン層等
とこの第二多結晶シリコン層等の表面に第一誘電体層を
形成する工程と、上記第二多結晶シリコン層の所定部分
上に第一誘電体層を介在させて重ねるように上記ソース
領域上に第三多結晶シリコン層を形成する工程と、上記
第三多結晶シリコン層の表面上に第二誘電体層を介在さ
せる第四多結晶シリコン層を形成する工程とを具備する
ＤＲＡＭセルの製造方法によって解決されている。
、第一導電型の半導体基板の所定部分にフィールド酸化
膜を形成したてスイッチングトランジスタ領域を限定す
る工程と、上記スイッチングトランジスタ領域に上記フ
ィールド酸化膜と隣接するソース領域と、このソース領
域とチャンネル領域とを通じて隔離されたドレイン領域
とを形成する工程と、上記チャンネル領域上にゲート酸
化膜を形成する工程と、上記フィールド酸化膜の所定部
分とゲート酸化膜の上部に第一多結晶シリコン層等を形
成し、上記第一多結晶シリコン層等を電気的に絶縁させ
る絶縁層を形成する工程と、上記絶縁層上に上記第一多
結晶シリコン層と重なるように第二多結晶シリコン層等
とこの第二多結晶シリコン層等の表面に第一誘電体層を
形成する工程と、上記第二多結晶シリコン層の所定部分
上に第一誘電体層を介在させて重ねるように上記ソース
領域上に第三多結晶シリコン層を形成する工程と、上記
第三多結晶シリコン層の表面上に第二誘電体層を介在さ
せる第四多結晶シリコン層を形成する工程とを具備する
ＤＲＡＭセルの製造方法によって解決されている。
他の有利な構成は特許請求の範囲の従属請求項に記載さ
れている。
れている。
以下、この発明を添付した図面を参照して詳細に説明す
る。
る。
第２図には、この発明によるスタックキャパシタを有す
るＤＲＡＭセルの断面が示しである。
るＤＲＡＭセルの断面が示しである。
第２図を参照すれば、半導体基板２１はＰ型基板であり
、上部にはＰ型ウェル領域２３が形成されている。上記
Ｐ型ウェル領域２３にフィールド酸化膜２７と、このフ
ィールド酸化膜２７の下部にＰ４チャンネルストッパ層
２５が形成されている。
、上部にはＰ型ウェル領域２３が形成されている。上記
Ｐ型ウェル領域２３にフィールド酸化膜２７と、このフ
ィールド酸化膜２７の下部にＰ４チャンネルストッパ層
２５が形成されている。
上記フィールド酸化膜２７の一方の側端にソース領域３
５が形成されており、上記ソース領域３５とチャンネル
領域３９とに隔離されてドレイン領域３７が形成されて
いる。上記ソース及びドレイン領域３５．３７はＮ型領
域であり、かつまたチャンネル領域°３９は上記ソース
及びドレイン領域３５．３７に電気的に連結する。上記
チャンネル領域３９上には、ゲート酸化膜２９を介在さ
せてゲート電極として利用される第一多結晶シリコン層
３１が形成されており、またフィールド酸化膜２７の上
部には、これに隣接しているトランジスタのゲート電極
となる第一多結晶シリコン層３３が形成されている。上
記第一多結晶シリコン層等３１．３３は絶縁層４１によ
って電気的に絶縁される。この際、上記絶縁層４１はＬ
Ｔ Ｏ（ＬｏｗＴｅｍｐｅｒａｔｕｒｅ ０ｘｉｄｅ
）膜であり得る。上記ソース領域３５の露出された表面
上にキャパシタのストレージ電極となる第三多結晶シリ
コンＭ４７が形成されており、第三多結晶シリコン層４
７の表面に誘電膜として利用される第二誘電体層４９が
形成されている。そうして、上記第二誘電体層４９の表
面上にキャパシタのプレート電極となる第四多結晶シリ
コン層５１が形成されている。なお、ゲート電極として
利用される第一多結晶シリコン層等３１．３３を電気的
に絶縁させるＬＴＯ膜等よりなる絶縁膜４１の上部にキ
ャパシタのプレート電極の一部として利用される第二多
結晶シリコン層４３等がある。上記第二多結晶シリコン
層４３等は第四多結晶シリコン層４７とは誘電膜として
利用される第一誘電体層４５によって絶縁される。
５が形成されており、上記ソース領域３５とチャンネル
領域３９とに隔離されてドレイン領域３７が形成されて
いる。上記ソース及びドレイン領域３５．３７はＮ型領
域であり、かつまたチャンネル領域°３９は上記ソース
及びドレイン領域３５．３７に電気的に連結する。上記
チャンネル領域３９上には、ゲート酸化膜２９を介在さ
せてゲート電極として利用される第一多結晶シリコン層
３１が形成されており、またフィールド酸化膜２７の上
部には、これに隣接しているトランジスタのゲート電極
となる第一多結晶シリコン層３３が形成されている。上
記第一多結晶シリコン層等３１．３３は絶縁層４１によ
って電気的に絶縁される。この際、上記絶縁層４１はＬ
Ｔ Ｏ（ＬｏｗＴｅｍｐｅｒａｔｕｒｅ ０ｘｉｄｅ
）膜であり得る。上記ソース領域３５の露出された表面
上にキャパシタのストレージ電極となる第三多結晶シリ
コンＭ４７が形成されており、第三多結晶シリコン層４
７の表面に誘電膜として利用される第二誘電体層４９が
形成されている。そうして、上記第二誘電体層４９の表
面上にキャパシタのプレート電極となる第四多結晶シリ
コン層５１が形成されている。なお、ゲート電極として
利用される第一多結晶シリコン層等３１．３３を電気的
に絶縁させるＬＴＯ膜等よりなる絶縁膜４１の上部にキ
ャパシタのプレート電極の一部として利用される第二多
結晶シリコン層４３等がある。上記第二多結晶シリコン
層４３等は第四多結晶シリコン層４７とは誘電膜として
利用される第一誘電体層４５によって絶縁される。
上記第一及び第二誘電体層等４５．４９は酸化膜又はＯ
Ｎ Ｑ （Ｑｘｉｄ６−Ｎｉｔｒｉｄｅ−０ｘｉｄｅ）
膜よりなり得る。
Ｎ Ｑ （Ｑｘｉｄ６−Ｎｉｔｒｉｄｅ−０ｘｉｄｅ）
膜よりなり得る。
第３Ａ図〜第３Ｃ図は、第２図を実現するための製造工
程を示す断面図等である。上記第２図と第３Ａ図〜第３
Ｃ図中の同一参照符号は同一部分又は同一構成をし示す
ものであることに留意すべきである。第３Ａ図を参照す
れば、約１８Ω−Ｃｌｌの抵抗と＜１００＞の方向を有
するＰ型基板２１上に約１０″イオン／ｃＩｌ１３の濃
度と約４μｍ程度の深さを有するＰ型のウェル領域２３
を形成する。
程を示す断面図等である。上記第２図と第３Ａ図〜第３
Ｃ図中の同一参照符号は同一部分又は同一構成をし示す
ものであることに留意すべきである。第３Ａ図を参照す
れば、約１８Ω−Ｃｌｌの抵抗と＜１００＞の方向を有
するＰ型基板２１上に約１０″イオン／ｃＩｌ１３の濃
度と約４μｍ程度の深さを有するＰ型のウェル領域２３
を形成する。
通常のＮチャンネルＭＯ３）ランジスタの製造工程に従
って厚いフィール酸化膜２７をＬＯＧＯ３（Ｌｏｃａｌ
０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）法によ
り形成する。この際、上記フィールド酸化膜２７の下部
にＰ＋チャンネルストッパ層２５が形成される。次いで
、１００〜２００人程度のゲート酸化膜２９をフィール
ド酸化膜２７に隣接したＰ型ウェル領域２３の表面上に
形成し、スイッチングトランジスタのゲート電極となる
Ｎ３ ドープされた第一多結晶シリコン層３１を２００
０〜３０００λ形戒する。この際、上記フィールド酸化
膜２７の上部に隣接するメモリセルのゲート電極として
利用されるＮ゛ドープれた第一多結晶シリコン層３３が
形成される。その後、イオン注入によってＮ°ソース及
びドレイン領域３５．３７を形成する。この際、上記ソ
ース及びドレイン領域３５．３７間のＰ型ウェル領域２
３の表面はチャンネル領域３９となる。次いで、前述し
た構造の全表面上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｉ）法で２５００〜３０００
人程度の絶縁層４１を形成する。上記絶縁層４１はＬＴ
Ｏ膜で形成し得る。なお、上記のようなＭＯＳトランジ
スタの製造方法は公知となっており、前述したＮチャン
ネルＭＯＳトランジスタはＰ型基板上に直接形成され得
ることに留意すべきである。
って厚いフィール酸化膜２７をＬＯＧＯ３（Ｌｏｃａｌ
０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）法によ
り形成する。この際、上記フィールド酸化膜２７の下部
にＰ＋チャンネルストッパ層２５が形成される。次いで
、１００〜２００人程度のゲート酸化膜２９をフィール
ド酸化膜２７に隣接したＰ型ウェル領域２３の表面上に
形成し、スイッチングトランジスタのゲート電極となる
Ｎ３ ドープされた第一多結晶シリコン層３１を２００
０〜３０００λ形戒する。この際、上記フィールド酸化
膜２７の上部に隣接するメモリセルのゲート電極として
利用されるＮ゛ドープれた第一多結晶シリコン層３３が
形成される。その後、イオン注入によってＮ°ソース及
びドレイン領域３５．３７を形成する。この際、上記ソ
ース及びドレイン領域３５．３７間のＰ型ウェル領域２
３の表面はチャンネル領域３９となる。次いで、前述し
た構造の全表面上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｉ）法で２５００〜３０００
人程度の絶縁層４１を形成する。上記絶縁層４１はＬＴ
Ｏ膜で形成し得る。なお、上記のようなＭＯＳトランジ
スタの製造方法は公知となっており、前述したＮチャン
ネルＭＯＳトランジスタはＰ型基板上に直接形成され得
ることに留意すべきである。
第３Ｂ図を参照すれば、上記絶縁層４１の表面上に１０
００〜２５００人程度のＮ” ドープされた第二多結晶
シリコン層４３を選択的に形成する。上記第二多結晶シ
リコン層４３は第一多結晶シリコン）ｉ！３１．３３と
重なって形成される、キャパシタのプレート電極層とし
て利用される。次いで、前述した構造の全表面上に６０
〜２００人程度のＯＮｏ膜を形成した後、写真蝕刻法に
より上記ソース及びドレイン領域３５．３７の所定部分
を露出させる。その次に、前述した構造の全表面上にＮ
゛ドープれた第三多結晶シリコン層４７を選択的に形成
する。上記第三多結晶シリコン層４７は上記ソース領域
３５と接触してストレージ電極となる。
００〜２５００人程度のＮ” ドープされた第二多結晶
シリコン層４３を選択的に形成する。上記第二多結晶シ
リコン層４３は第一多結晶シリコン）ｉ！３１．３３と
重なって形成される、キャパシタのプレート電極層とし
て利用される。次いで、前述した構造の全表面上に６０
〜２００人程度のＯＮｏ膜を形成した後、写真蝕刻法に
より上記ソース及びドレイン領域３５．３７の所定部分
を露出させる。その次に、前述した構造の全表面上にＮ
゛ドープれた第三多結晶シリコン層４７を選択的に形成
する。上記第三多結晶シリコン層４７は上記ソース領域
３５と接触してストレージ電極となる。
第３Ｃ図を参照すれば、前述した構造の全表面上部に６
０〜２００人程度のＯＮＯ膜を形成する。
０〜２００人程度のＯＮＯ膜を形成する。
その後、上記第三多結晶シリコン層４７の表面に形成さ
れたものを除外したＯＮＯ膜を除去する。
れたものを除外したＯＮＯ膜を除去する。
続いて、１０００〜２５００人程度の第四多結晶シリコ
ン層５１を選択的に形成する。上記第四多結晶シリコン
１５１と第二多結晶シリコンＪｉ４３は電気的に接続し
てキャパシタのプレート電極に利用される。
ン層５１を選択的に形成する。上記第四多結晶シリコン
１５１と第二多結晶シリコンＪｉ４３は電気的に接続し
てキャパシタのプレート電極に利用される。
なお、上記第二及び第三多結晶シリコン層４３゜４７間
のＯＮ○膜は誘電膜として利用される第一誘電体層４５
となり、第三及び第四多結晶シリコン層４７．５１間の
ＯＮＯ膜は第二誘電体［４９となり、上記第一及び第二
誘電体Ｊｉ４５，４９は連結されている。
のＯＮ○膜は誘電膜として利用される第一誘電体層４５
となり、第三及び第四多結晶シリコン層４７．５１間の
ＯＮＯ膜は第二誘電体［４９となり、上記第一及び第二
誘電体Ｊｉ４５，４９は連結されている。
その後、前述した構造の全表面上に表面平坦化のため３
０００〜５０００人程度のＢ Ｐ Ｓ Ｇ （Ｂｏｒｏ
−Ｐｈｏｓｐｈｅｒ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）
層５３を形成し、写真蝕刻法によってドレイン領域３７
上の所定部分を露出させるための開口５５を形成する。
０００〜５０００人程度のＢ Ｐ Ｓ Ｇ （Ｂｏｒｏ
−Ｐｈｏｓｐｈｅｒ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）
層５３を形成し、写真蝕刻法によってドレイン領域３７
上の所定部分を露出させるための開口５５を形成する。
次いで、上記露出されたドレイン領域３７と接触する金
属シリサイド層５７を選択的に形成すれば、第２図に示
したようになる。上記では、表面平坦化のために形成す
るＢＰＳＧ層５３はＰ Ｓ Ｇ （Ｐｈｏｓｐｈ。
属シリサイド層５７を選択的に形成すれば、第２図に示
したようになる。上記では、表面平坦化のために形成す
るＢＰＳＧ層５３はＰ Ｓ Ｇ （Ｐｈｏｓｐｈ。
５ｉｌｉｃａｔｅ Ｇｌａｓｓ）で置換可能であって、
かつ金属シリサイド層５７はＷ又はＴｉのシリサイドと
なり得るので、ビットライン（Ｂｉｔ Ｌｉｎｅ）とし
て利用される。
かつ金属シリサイド層５７はＷ又はＴｉのシリサイドと
なり得るので、ビットライン（Ｂｉｔ Ｌｉｎｅ）とし
て利用される。
上に述べたように、プレート電極が第二及び第四多結晶
シリコン層４３．５１より樋底され、ストレージ電極が
第三多結晶シリコン層４７より威るので、誘電体層は上
記第二多結晶シリコン層４３と第三多結晶シリコン層４
５の重なる部分の間にある第一誘電体層４５の面積だけ
増加する。
シリコン層４３．５１より樋底され、ストレージ電極が
第三多結晶シリコン層４７より威るので、誘電体層は上
記第二多結晶シリコン層４３と第三多結晶シリコン層４
５の重なる部分の間にある第一誘電体層４５の面積だけ
増加する。
従って、この発明はキャパシタの表面積が増加してキャ
パシタの容量を大きくするので、阻止の大きさを大幅に
縮小し得る利点がある。
パシタの容量を大きくするので、阻止の大きさを大幅に
縮小し得る利点がある。
第１図、従来のスタックキャパシタを有するＤＲＡＭセ
ルの断面図。 第２図、この発明によるスタックキャパシタを有するＤ
ＲＡＭセルの断面図。 第３Ａ〜３０図、第２図の製造工程を示す断面図。 図中参照符号： ２１・・・Ｐ型基板、 ２３・・・Ｐ型ウェル領域、 ２５・・・Ｐ゛チヤンネルストツパ層 ２７・・・フィールド酸化膜、 ２９・・・ゲート酸化膜、 ３１・・・第一多結晶シリコン層、 ３３・・・第一多結晶シリコン層、 ３５・・・ソース領域、 ３７・・・ドレイン領域、 ９ ４１ ３ ５ ７ ９ １ ３ ５ ７ ・チャンネル領域、 ・絶縁層、 ・第二多結晶シリコン層、 ・第一誘電体層、 ・第三多結晶シリコン層、 ・第二誘電体層、 ・第四多結晶シリコン層、 ・ＢＰＳＧ層、 ・開口、 ・金属シリサイド層。
ルの断面図。 第２図、この発明によるスタックキャパシタを有するＤ
ＲＡＭセルの断面図。 第３Ａ〜３０図、第２図の製造工程を示す断面図。 図中参照符号： ２１・・・Ｐ型基板、 ２３・・・Ｐ型ウェル領域、 ２５・・・Ｐ゛チヤンネルストツパ層 ２７・・・フィールド酸化膜、 ２９・・・ゲート酸化膜、 ３１・・・第一多結晶シリコン層、 ３３・・・第一多結晶シリコン層、 ３５・・・ソース領域、 ３７・・・ドレイン領域、 ９ ４１ ３ ５ ７ ９ １ ３ ５ ７ ・チャンネル領域、 ・絶縁層、 ・第二多結晶シリコン層、 ・第一誘電体層、 ・第三多結晶シリコン層、 ・第二誘電体層、 ・第四多結晶シリコン層、 ・ＢＰＳＧ層、 ・開口、 ・金属シリサイド層。
Claims (1)
- 【特許請求の範囲】 １、スタックキャパシタを有するＤＲＡＭセルにおいて
、 第一導電型の半導体基板にチャンネル領域で隔離されて
形成された上記第一導電型と逆導電型である第二導電型
のソース及びドレイン領域と、 一方の側端に上記チャンネル領域が接続されたソース領
域の他方の側端に形成されたフィールド酸化膜と、 上記チャンネル領域上に形成されたゲート酸化膜と、 上記フィールド酸化層とゲート酸化膜との上部に形成さ
れた第一多結晶シリコン層と、上記第一多結晶シリコン
層を電気的に絶縁させる絶縁層と、 上記絶縁層上に上記第一多結晶シリコン層と重なるよう
に形成された第二多結晶シリコン層と、 上記ソース領域上に形成された上記第二多結晶シリコン
層の所定部分と第一誘電体層を介在させ重なり合わした
第三多結晶シリコン層と、上記第三多結晶シリコン層の
表面に第二誘電体層を介在させて形成し、上記第二多結
晶シリコン層と電気的に導通する第四多結晶シリコン層
と、 より構成されることを特徴とするＤＲＡＭセル。 ２、上記第一及び第二誘電体層が、ＯＮＯ膜であること
を特徴とする請求項１記載のＤＲＡＭセル。 ３、上記第一、第二、第三及び第四多結晶シリコン層が
、第二導電型の不純物でドーピンされていることを特徴
とする請求項１記載のＤＲＡＭセル。 ４、ＤＲＡＭセルの構造が上記第四多結晶シリコン層上
に形成されたＢＰＳＧ層と、 上記ドレイン領域とＢＰＳＧ層上に形成された金属シリ
サイド層を併せ備えて構成されることを特徴とする請求
項１記載のＤＲＡＭセル。 ５、上記金属シリサイド層は、Ｗ又はＴ＿ｉ中の何れか
一つのシリサイドであることを特徴とする請求項４記載
のＤＲＡＭセル。 ６、スタックキャパシタを有するＤＲＡＭセルにおいて
、 第一導電型の半導体基板の所定部分にフィールド酸化膜
を形成したてスイッチングトランジスタ領域を限定する
工程と、 上記スイッチングトランジスタ領域に上記フィールド酸
化膜と隣接するソース領域と、このソース領域とチャン
ネル領域とを通じて隔離されたドレイン領域とを形成す
る工程と、 上記チャンネル領域上にゲート酸化膜を形成する工程と
、 上記フィールド酸化膜の所定部分とゲート酸化膜の上部
に第一多結晶シリコン層等を形成し、上記第一多結晶シ
リコン層等を電気的に絶縁させる絶縁層を形成する工程
と、 上記絶縁層上に上記第一多結晶シリコン層と重なるよう
に第二多結晶シリコン層等とこの第二多結晶シリコン層
等の表面に第一誘電体層を形成する工程と、 上記第二多結晶シリコン層の所定部分上に第一誘電体層
を介在させて重ねるように上記ソース領域上に第三多結
晶シリコン層を形成する工程と、 上記第三多結晶シリコン層の表面上に第二誘電体層を介
在させる第四多結晶シリコン層を形成する工程と、 を具備することを特徴とするＤＲＡＭセルの製造方法。 ７、上記誘電体層は、酸化膜又はＯＮＯ膜より形成され
ていることを特徴とする請求項６記載のＤＲＡＭセルの
製造方法。 ８、上記第一、第二、第三及び第四多結晶シリコン層等
は、高濃度の第二導電型で形成されていることを特徴と
する請求項６記載のＤＲＡＭセルの製造方法。 ９、ＤＲＡＭセルの製造方法が、上記第四多結晶シリコ
ン層上にＢＰＳＧ層を形成する工程と、上記ドレイン領
域の一部分を露出させる開口を形成し、上記露出したド
レイン領域とＢＰＳＧ層上に金属シリサイド層を形成す
る工程を併せて具備することを特徴とするＤＲＡＭセル
の製造方法。 １０、上記金属シリサイド層は、Ｗ又はＴ＿ｉ中の何れ
か一つのシリサイドより形成されていることを特徴とす
る請求項第９項記載のＤＲＡＭセルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890017829A KR920010204B1 (ko) | 1989-12-02 | 1989-12-02 | 초고집적 디램셀 및 그 제조방법 |
| KR89-17829 | 1989-12-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03185757A true JPH03185757A (ja) | 1991-08-13 |
| JPH07109879B2 JPH07109879B2 (ja) | 1995-11-22 |
Family
ID=19292506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2056774A Expired - Fee Related JPH07109879B2 (ja) | 1989-12-02 | 1990-03-09 | 超高集積ｄｒａｍ及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5096847A (ja) |
| JP (1) | JPH07109879B2 (ja) |
| KR (1) | KR920010204B1 (ja) |
| DE (1) | DE4016347C2 (ja) |
| GB (1) | GB2238659B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5338955A (en) * | 1992-03-27 | 1994-08-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having stacked type capacitor |
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| KR930000581B1 (ko) * | 1990-04-04 | 1993-01-25 | 금성일렉트론 주식회사 | 자기 정렬된 캐패시터 콘택을 갖는 셀 제조방법 및 구조 |
| KR930000718B1 (ko) * | 1990-05-21 | 1993-01-30 | 삼성전자 주식회사 | 반도체장치의 제조방법 |
| US5429976A (en) * | 1993-12-01 | 1995-07-04 | United Microelectronics Corporation | Self-aligned method for forming polysilicon word lines on top of gate electrodes to increase capacitance of a stacked capacitor in a DRAM cell |
| US5959319A (en) * | 1995-04-18 | 1999-09-28 | Nippon Steel Corporation | Semiconductor memory device having word line conductors provided at lower level than memory cell capacitor and method of manufacturing same |
| KR100447981B1 (ko) * | 1996-12-27 | 2005-06-08 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터및그의제조방법 |
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| JPH02156566A (ja) * | 1988-12-08 | 1990-06-15 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
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| JPS6074470A (ja) * | 1983-09-29 | 1985-04-26 | Fujitsu Ltd | 半導体装置 |
| JPH0682783B2 (ja) * | 1985-03-29 | 1994-10-19 | 三菱電機株式会社 | 容量およびその製造方法 |
| JPS6252959A (ja) * | 1985-09-02 | 1987-03-07 | Hitachi Ltd | 半導体記憶装置とその製造方法 |
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| JPS6338252A (ja) * | 1986-08-04 | 1988-02-18 | Fujitsu Ltd | ダイナミツクランダムアクセスメモリセルの形成方法 |
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| JPS64960A (en) * | 1987-06-23 | 1989-01-05 | Ricoh Co Ltd | Electrophotographic sensitive body |
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| JPH0666437B2 (ja) * | 1987-11-17 | 1994-08-24 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| US4951175A (en) * | 1988-05-18 | 1990-08-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device with stacked capacitor structure and the manufacturing method thereof |
-
1989
- 1989-12-02 KR KR1019890017829A patent/KR920010204B1/ko not_active Expired
-
1990
- 1990-03-09 US US07/489,820 patent/US5096847A/en not_active Expired - Lifetime
- 1990-03-09 JP JP2056774A patent/JPH07109879B2/ja not_active Expired - Fee Related
- 1990-05-21 DE DE4016347A patent/DE4016347C2/de not_active Expired - Lifetime
- 1990-05-21 GB GB9011356A patent/GB2238659B/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
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| JPH07109879B2 (ja) | 1995-11-22 |
| US5096847A (en) | 1992-03-17 |
| GB2238659B (en) | 1993-10-20 |
| DE4016347C2 (de) | 1994-04-14 |
| KR910013273A (ko) | 1991-08-08 |
| DE4016347A1 (de) | 1991-06-06 |
| GB2238659A (en) | 1991-06-05 |
| KR920010204B1 (ko) | 1992-11-21 |
| GB9011356D0 (en) | 1990-07-11 |
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