JPS6352470A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明（土、半導体、記憶装置に関するものであり、特
に、ダイナミックＲＡ　Ｍ　（Ｄ　−ＲＡ　Ｍ　）に適
用して有効な技術に関するものである。

〔従来の技術〕

Ｄ　　ＲＡＭのメモリセルの容量素子は、例えば、ｐ−
型半導体基板の表面に形成したｎ型半導体領域と、誘電
体膜と、ｆ−与体基板上に形成した例えば多結晶シリコ
ン膜からなる容量電極とからなる。

１涌記半導ｔ・（；領域が設けられている半導体基板中
にα腺が入込むと電子−と正孔の対生成が起る。このう
ち、少数キャリアである電子が、前記ｎ型半導！ｌ’　
ＣＪＩ域中に入込むとソフトエラーを生じる。こＪｒを
防止するために、前記ｎ型半導体領域の下部に少数キャ
リアのバリアとなるｐ型半導体領域を設けることが考え
られる。なお、Ｄ　−ＲＡ　Ｍのメモリセルに関する技
術は、例えばロ紅マグロウヒル社発行、　「日経エレク
トロニクスＪ、１９８５年６月３１１号、Ｐ２Ｏ９〜Ｐ
２３１に２叙されている。

〔発明が解決しようとする問題点〕

本発明者は前記技術を検討した結果、次の間順点を見出
した。

前記α線による電子と正孔の対生成は、容量素子のｎ型
半導体領域内でも起る。このとき、ｆｆｉ子に対しては
、ｎ型半導体領域とＰ−型半導体基板の間で形成される
エネルギーバンドの曲りが障壁となるため、Ｉｌ型半心
体領域から出ていくことはない。しかし、正孔に対して
は、前記エネルギーバンドの曲りが障壁とならないため
、ｎ型半導体領域外へ出ていき易い。したがって、電子
と正孔が再結合する以箭に、正孔がｎ型半導体領域中か
ら出てしまい電子のみが残るとソフト・エラーを生じる
。

本克明の目的は、ソフトエラーを低減することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、容量素子の一方の電極である半導体領域にそ
の内部で発生した電子と正孔を再結合させろ手段を設け
る。

〔作用〕

上記した手段によれば、容量素子の半導体領域内で発生
した電子と正孔によって容量素子中の電荷が変動するこ
とがなくなるので、ソフトエラーを低減することができ
る。

以下、本発明を実施例とともに説明する。

〔実施例１〕 まず、メモリセルの溝成を説明する。

第１図は、実施例１のＤ−ＲＡＭのメモリセルの断面図
である。

第１図において、１はｐ−型単結晶シリコンからなろ半
導体基板であり、その表面の所定部には表面の酸化によ
る酸化シリコン膜からなるフィールド絶８暎２が設けら
れている。また、その下にはｐ型チャネルストッパ領域
３を設けている。

本実施例のメモリセルの容量素子は、半導体基板１上に
設けた誘電体ｒＩ！Ａ４、半導体基板１の誘電体膜４の
下の表面に設けたｎ−型半導体領域５、二九の下に設け
たｎ゛型半導体領域６、誘電体膜４の上に被着して設け
た容量電極７とがらなっている。

％１　ｆ’１体膜４は、例えば半ン慎体基板１の表面の
酸化による酸化シリコン膜からなっている。容ｆｆｉ　
ｔ’ｌｔ　？４７は、例えばＣＶＤによる多結晶シリコ
ン膜からなっている。

イ型半導体領域５とｎ゛型半導体領域６は、容量素子の
一方の電極であり、それらは一体に形成しである。ｎ−
型半導体領域５の不純物濃度は、例えば１．６Ｘ１０１
″ａｔｏｏＩｓ／ｃ４程度にしている。

ｎ゛型半導体領ｙｉ６の不純物濃度は、１，６Ｘ１０　
”　ａｊｏｍｓ／　ｃＪ程度にしている。半導体基板１
の表面からｎ’型半お体領域６の不純物濃度の最つども
高い部分までの深さは、限定はされないが。

０．２μｍ程度にしている。

ｎ″型半導体領域６の下部にｐ型半導体領域８を設けて
いる３このｐ型半導体領域８は、容量素子の容量値の増
大のため、また半導体基板１中の少数キャリア（電子）
が容量素子中に入込むのを防止するためのものである。

なお、ｐ型半導体領域８は、必ずしも設ける必要はない
。

メモリセルの選択〜ｌｌ５ＦＥＴは、半導体基板１の表
面の酸１ヒによる酸化シリコン膜からなるゲート絶縁膜
１０、ソース、ドレイン領域であるｎ型半導体領域１１
及びｎ゛型半導体領域１２．ゲート絶ＭＩＩＷＩＯ上に
設けた例えば多結晶シリコン膜からなるゲート電極１３
からなっている。なお、ゲート電極１３は１例えばＭｏ
、Ｗ、Ｔａ、Ｔ　ｉ等の高融点金属膜又はそのシリサイ
ド膜で祷成してもよく、また多結晶シリコン表の上に前
記高融点金属膜又はシリサイドｊ摸を積層した２層膜と
してもよい。ソース、ドレインの一部であるｎ型半導体
領域１１のチャネル長方向における長さは、例えばＣＶ
Ｄによる酸化シリコン暎からなるサイドウオールスペー
サ１４によって規定している。

また、ソース、ドレインの一部であるｒｌ”型半導体領
域１２は、前記容量素子の一方の電極であろｎ−型半導
体領域５及びｎ゛型半導体領域６と一体化して形成しで
ある。

ＷＬはワード線であり、ゲート電極１３と一体に形成し
である。容量素子の容量電極７の表面は、それを酸化し
て形成した酸化シリコン膜からなる絶縁膜９が覆ってい
る。アルミニウム膜からなるデータ線ＤＬが、情報の読
み出し時におけるドレイン領域の一部であるｎ゛型半導
体領域１２に接続孔１６を通して接続している。

ここで、容量素子領域の深さ方向におけるエネルギーバ
ンドを第２図に示す。

第２図は、に型半導体領域５とｈ゛型半導体領域６が、
ト量レベルの電位（例えば５Ｖ）にあるときのエネルギ
ーバンド図である。半導体基板１は回路の接地電位Ｖｓ
ｓ（例えばＯＶ）にされる。

第２図において、Ｅｃは伝導帯のエネルギー準位、Ｅν
は価電子帯のエネルギー準位である。ｅとｈはα線がｉ
型半導体領域Ｓ中に入射することによって発生した電子
（エレクトロン）及び正孔（ホール）である。

に型半導体領域５とｎ４型半導体領域６の間では。

正孔りが半導体基板ｌ中へ出ていくのを妨げるように価
電・ｊ）のエネルギー準位Ｅｖが曲る。また、ｎ°型半
導体領域６と半導体基板１の間では、電子ｅが半導体基
板１中へ出ていくのを妨げるように伝導帯のエネルギー
準位Ｅｃが曲る。このため。

α線によって発生した電子ｅ及び正孔りは、ｎ−型半導
体領域５及びｎ′型半導体領域６内に留り、やがて再結
合して消滅する。したがって、容量素子中の電荷」よが
変動することはない。

なお、に型半導体領域５及びｎｈ型半導体領＠６の′上
位が、Ｌレベル（約Ｏ■）にあるときは、ｎ′″型半導
体領域６と半導体基板１　（ｐ−領域）の間のエネルギ
ーギャップは、逆バイアス状ｍにあるときより小さくな
る。しかし、前記と同様にα線によって発生した電子ｅ
と正孔りは、半８体基板１中へ出ていくことができない
ため、半導体領域５゜６内で再結合する。

以上のように、半導体領域５．６内で発生じた電子ｅ及
び正孔りが、それら半導体領域５．６内で再結合するよ
うに、前記ｉ型半導体領域５の下部に１１’型半導体領
域６を設けたことにより、前記電子ｅ及び正孔りのうち
で一方が出ていくことによる容量素子の電荷の変動がな
いので、ソフトニラ−を低減することができる。

〔実施例■〕

第３図は、実施例■のメモリセルの概１１１８構成を示
したｊ、）挽回であり、第４図は、第３図に示したメモ
リセルをＡ−Ａ切断線の方向に切ったときの断面図であ
る。

第３図及び第４図に示すように、容量素子の一方の電極
であるに型半導体領域５及びｎ゛型半導体領域６は、容
量素子ごとに立方体状になっている。

ｎ−型半導体領域５の上面からｎ“型半導体領域６の低
部までの深さは、３〜５μｍ程度に深くなっている。な
お、ｎ−型半導体領域５及びｎ゛型半導体領域６は、ｐ
−型半導体基板１に構成したものであるが、第３図には
ｎ゛型半１体領に４．６より下の部分すなわちｐ′型半
導体領域８及びｐ−型領域１を図示していない、それぞ
れのに型半導体領域５及びｎ９型半導体領域６０間は、
容量素子の他方の電極である容量電極７とその表面の誘
電体膜４が分離している。容量′１１！極７は、ｎ−型
半導体領域５上にも設けられかつ全てのｎ−型半導体領
域Ｓ上を覆っている。

容量素子は、主に、ｎ−型半導体領域５と容量電ｔ１７
の間、ｎ’型半導体領域６と容量電極７の間、ｎ゛型半
導体領域６とｐ型半導体領域８の間にそれぞれ構成され
る。なお、前記Ｐ型半導体領域８は。

必ずしも設ける必要はない。

選択ＭＩＳＦＥＴは、容量電極７上に５ＯＩ（Ｓｉｌｉ
ｃｏｎ　　Ｏｎ　　Ｉｎ５ｕｌａｔｏｒ）技術によって
形成したエピタキシャル層に構成しである。ソース、ド
レイン領域であるぎ型半導体領域１２のうち、情報の読
み出し時におけるソース領域が接続孔１７を通してに型
半導体領域５の上面に接続している。ソース、ドレイン
の間は。

ｐ−型チャネル領域ａｈである（第３図には図示せず）
。ｎ″型半導体領域１２及びチャネル領域ｃｈと容１ｆ
ｆｌ極７の間は、酸化シリコン膜からなる絶縁膜９が絶
縁している。

容量素子を構成するためのに型半導体領域５及びｎ゛型
半導体領域６が深いため、α線によってその内部に発生
する電子ｅ及び正孔りも多くなる。

このため、ｎ−型半導体領域５の下にｎ°型半導体領域
６を設けていることは、前記正孔りが半導体基板１すな
わちＰ型頭域８及びｐ−型領域１中へ出ていくことによ
るソフトエラーを低減する上で特に有効である。

〔実施例■〕

第５図は、実施例■におけるメモリセルの断面図である
。

本実施例の容量素子を構成するための半導体領域は、ｎ
゛型半導体領域６のみからなっている。つまり、半導体
基板１と誘電体膜４との界面においてもｎ゛型半導体領
Ｖｊ、６になっている。

１７はｎ゛型半導体領域６内に形成した金（Ａ　ｕ　）
を含有する領域であり、ｎ゛型半導体領域６のできるだ
け深い部分に形成している。この領域１７は、例えば金
（Ａｕ）の拡散またはイオン打込みによって形成すれば
よい。

なお、ｎ゛型半導体領ＶＣ６の下部にｐ型半導体領域８
を設けているが、必ずしも設ける必要はない。

ここで、容量素子の深さ方向におけるエネルギーバンド
を第６図に示す。

Ｅｌは不純物である金（Ａｕ）のエネルギー準位であり
、ｎ°型半導体領域６の伝導帯のレベルＥｃと価電子帯
のレベルＥｖの間にできる。この不純物準位Ｅｉが、α
線の入射によってｎ゛型半導体領域６内に発生した電子
ｅと正孔りの再結合を促すため、容量素子中の電荷の変
動が低減する。すなわち、ソフトエラーが低減する。

なお、第３図及び第４図に示した容量素子を構成するた
めのｉ型半導体領域５又はｎ°型半導体領域６中に金（
ΔＵ）を含有させて領域１７を形成するようにしてもよ
い。また、ｎ−型半導体領域５をｒｌ’型化した場合に
おいて、その下部のｎ１型半導体領域６中に領域１７を
形成してもよい。

以上、本発明を実施例にもとすき具体的に説明したが１
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、次のとおりである
。

すなわち、α線の入射によって容量素子中に発生した電
子と正孔を再結合させる手段を設けたことにより、容量
素子中の電荷の変動が低減するので、ソフトエラーを低
減することができる。

【図面の簡単な説明】

第１図は、実施例！のメモリセルの断面図。 第２図は、前記メモリセルの容量素子を構成するための
半導体領域のエネルギーバンド図。 第３図は、実施例■のメモリセルの斜視図、第４図は、
第３図に示したメモリセルのＡ−Ａ切断線における断面
図、 第５図は、実施例■のメモリセルの断面図、第６図は、
前記メモリセルの容量素子を構成するだめの半導体領域
のエネルギーバンド図である。 １・・・半導体基板、２・・・フィールド絶縁膜、３・
・・チャネルストッパ領域、４・・・誘電体膜、５．６
・・・容量素子の半導体領域、７・・・容量電極、８・
・・容量電極、９．１５・・・絶縁膜、１０・・・ゲー
トＭ株膜、１１．１２・・・ソース、ドレインである半
導体領域、１３・・ゲート電極、１４・・・サイドウオ
ールスペーサ、１６・・・接続孔、１７・・・金（Ａｕ
）を含有した領域、ＤＬ・・・データ線、ＷＬ・・・ワ
ード線、Ｅｃ・・・伝導帯のエネルギー準位、Ｅｖ・・
・価電子帯のエネルギー準位、Ｅｌ・・・金（Ａｕ）の
準位。 代理人　弁理士　小川勝男ゝ：、亡− 第　　２　　図 ７　　Ｐｉｔキ喜挿饋戚 ′ｇ　　５　　図 第　　Ｃ，Ｘ

Claims (1)

1. 【特許請求の範囲】 １、選択ＭＩＳＦＥＴと容量素子とからなるメモリセル
   を有し、前記容量素子の一方の電極である半導体領域に
   その内部で発生した少数キャリアと多数キャリアを再結
   合させる手段を設けたことを特徴とする半導体記憶装置
   。 ２、前記少数キャリアと多数キャリアを再結合させる手
   段は、前記半導体領域の上の部分を低濃度層に、下の部
   分を高濃度層にして構成したことを特徴とする特許請求
   の範囲第１項記載の半導体記憶装置。 ３、前記少数キャリアと多数キャリアを再結合させる手
   段は、前記容量素子の半導体領域中に所定の不純物を導
   入して形成した不純物準位であることを特徴とする特許
   請求の範囲第１項記載の半導体記憶装置。