JPS60136996A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、読み出し速度をよ）向上されるように改良
した半導体記憶装置に関する。

〔発明の技術的背景〕

半導体記憶装置には、メモリセルとしてフローティング
ゲートを持った不揮発性半導体メモリ素子を使用して構
成された不揮発性半導体記憶装置がある。

このフローティング？−）型の不揮発性半導体メモリ素
子は、第１図囚〜（０に示すように、ｐ型基体１１の表
面部にｎ＋領領域らなる）−ス１２およびドレイン１３
を形成し、ノース１２およびドレイン１３間にはチャネ
ル１４が形成されるように酸化膜１５を介してコントロ
ールｆ−卜１６が設けられている。そして、この酸化膜
１５中にフローティングケ”−卜１７が埋めこまれてい
る。同図（６）は、上記フローティングｒ−）型の不揮
発性半導体メモリ素子のシンゲルを示している。

このように構成されるフローティングｒ−）型の不揮発
性半導体メモリ素子にあっては、フローティングダート
１７に電子を注入することによシ、しきい値電圧ｖＴｈ
を上昇設定するもので、この状態では、通常のコントロ
ールｒ−）１６に加えられるｒ−）電圧信号ではオン状
態とはならない。また、電子が注入されていない場合に
は元の低いままのしきい値電圧になってお、！ｌ）、ｒ
−１電圧信号をコントローｋ　）ｒ’　−）１６に加え
ることによル、ソース１２およびドレイン１３間に反転
チャネルが生じて、オン状態となる。すなわち、ｒ−）
電圧信号に対応して、「１」あるいは「０」の出力デー
タの得られるメモリ素子１８を構成する。

しかしながら、このようなメモリ素子１８にあっては、
フローティングＰ−）１７へのｉ子の注入効率をよくし
たシ、データ読み出し時におけるメモリ素子に流れる電
流を多くとるためには、実効的なｒ−）であるフローテ
ィングダート１７の電位を、コントロールｒ−）　１６
の電位上昇時に充分上げることが必要となってぐる。

とのメモリ素子にあっては、図からも明らかナヨウに、
コントロールｒ−卜１６とフローティングｆ−ト、１７
間、フィールド部分のフローティンググー卜１７と基体
１１間、さらにフローティングダート１７とチャネル１
４間に、それぞれ容量Ｃ１−Ｃ５を有するものであり・
コントロールｒ−卜１６およびフローティングダート１
７の電位をそれぞれＶＣＱ　Ｉ　’ＶＦとすると、この
Ｖ、は次の式のように表わされる。

この式かられかるように、フローティンググー卜１７の
電位を上げるには、容量Ｃ３に比して容量Ｃ，を大きく
すればよく、そのための１つの方法に７０−チイングｆ
−）と、コントロールｒ−）間の絶縁膜厚をうずく形成
する方法がある。と仁ろが、膜厚をうすくすると、７０
−ティングＰ−）中の電子が逃げやすくなシ、信頼性上
の問題がある。他の方法として、フローティンググー卜
の寸法を大きくする方法がある。すなわち、容量Ｃ２を
形成する所の７０−チイングｆ−）と、基板間の距離は
普通７０００Ｘ　。

ｔ７’ｃ７０−テイングダートトコント目−ルｒ　−ト
間の距離１−１．１０００Ｘ程度のため、単位面積で比
較すれば％Ｃ１＞Ｃ：２となる。よってチャネル部分を
一定にして７０−チイングｒ−）を太きくすれば、Ｃ１
がＣ，よシはるかに大きいから、ＣＩがＣ，＋Ｃ，の増
加のわｈあいよ）大きくなるものである。

第２図は、上記のようなメモリ素子１８を用いた記憶装
置の構成を示すノ４ターン平面図である。等間隔にして
横方向に延びる複数の行線１９１　＋１９２・・・が設
けられ、この行線１９□。

１９□・・・それぞれにおいて、複数のメモリ素子１８
１１＋　１８１２・・・が配置されるようになる。例え
ば、行線１９１に対しては、メモリ素子２１！＋１１＋
１８ｔ３・・・が等間隔で配置され、そのそれぞれのｒ
−卜１６が対応接続され配置される。具体的には、隣接
するメモリ素子１　＆１１＋　１８ｔ２・・・のそれぞ
れのｒ−卜１６が接続して、行線１９１を構成するよう
にする。同様に行線１９２に対しても、メモリ素子１８
２Ｂ　１８ｚ＊・・・が形成されるもので、この場合対
向するメモリ素子１８１１と１８２１＋　１８１２と１
８２＝・・・でそれぞれドレイン電極を対向設定し、共
通にして、列線２０１゜２０２・・・に接続された構成
になっている。そして、ノースはアース線（ＧＮＤ　）
に接続されている。

〔背景技術の問題点〕

第２図において、各メモリ素子１８１１＋７８１２・・
・の横方向の長さは、図中斜線で示されたフローティン
ググー卜ｉ７の寸法とトランジスタのチャネル幅Ｗによ
って決まる。しかしながら、メ％　！ｊ　集８度の向上
のため、フローティンググー卜１７の寸法およびチャネ
ル幅はできるだけ小さくすることが要求される。そのた
め、チャネル幅Ｗはトランジスタ機能を発揮するために
許容される最低の大きさにされておシ、例えばコントロ
ールｒ−）の電位ＶＣａが５ｖの時、フローティング？
−）の電位が３ｖ程度になるように、フローティングｆ
−卜Ｊ７の寸法を決めているのが現状である。したがっ
て、メモリ素子のコンダクタンスｇｍは上がらす％　ｖ
ｃｏが５ｖでドレイン電圧が５ｖの時、ｉｏｏμＡ程度
の出力電流しかとれない。その結果、このメモリ素子の
ソース、＋４レイン間がオン状態となシ、列線を放電す
る時には、列線の容量が大きく、メモリ素子に流れる電
流が少ないために多くの時間が必要であった。記憶装置
のデータ読み出し速度は、このメモリ素子の列線放電時
間で制限されこの結果、データ読み出し時間が遅くなっ
て高速動作が達成できなくなるという欠点があるＯ 〔発明の目的〕 この発明は上記のような事情を考慮してなされたもので
あり、その目的は、メモリ素子に記憶されたデータの読
み出し速度を向上させることによフ高速動作が実現でき
る半導体記憶装置を提供することにある。

〔発明の概要〕

この発明による半導体記憶装置では、列線とアースとの
間にトランジスタを接続し、メモリセルからデータを読
み出す際にこのトランジスタのｒ−卜に一定電圧を供給
してこのトランジスタをデータ読み出し期間中、継続的
に導通させ、このトランジスタを介して列線の放電を行
なうようにしている。

〔発明の実施例〕

以下、図面を参照してこの発明の一実施例を説明する。

第３図はその回路構成を示したもので、それぞれ複数の
行１ｍ１９ｘ　〜ノ９ｎおよび列線２ｏ１〜２０ｎ１が
マトリックス状に配列され、その各交差部にはそれぞれ
前述したようなフローティングタート型ＭＯ８）ランゾ
スタでなるメモリ素子１８１１〜１８１ｍ＋　ｌ　８ｚ
ｘ〜１８２ｍ１・・・が配設されている。そして、その
それぞれのメモリ素子のタートはそれぞれ対応する行線
１９１〜１９ｎに、同じくドレインは対応する列線ｘｏ
１〜２ＱＩｎに接続され、すべてのソースはアースに接
続されている。上記１つのメモリ素子を選択するには、
それぞれｌりの行線および列線を選択するととだよシ行
なわれ、この行線および列線の選択は、行および列デ；
−ダ２１゜２２で行なわれる。行デコーダ２１には、図
示しないＣＰＵ等から、行アドレスデータＡ（１−ＡＩ
が供給され、出力信号０１％Ｃｎによって行線１９１〜
１９ｎのいずれかに「１」レベルの信号を発生し、その
行線を選択する。一方、列デコーダ２２には同様に列ア
ドレスデータＡｉ＋１〜Ａｍが供給され、出力信号Ｒ１
〜Ｒｍの１つを［１］レベルにし、列線２０１〜２０ｍ
に直列に接続されているエンハンスメント１Ｍ０８）ラ
ンジスタ２３１〜２３ｍのいずれか１つをオン状態にし
てその列線を選択する。上記トランジスタ２３１〜２３
ｍのドレインは共通に接続され、さらにこの共通接続節
点Ｓは、負荷用のエン−・ンスメント型ＭＯ８）ランゾ
スタ２５を介して電源Ｖｃに接続され、そのｒ−）は、
インバータＩの出力節点Ｔに接続される。このインバー
タＩは、ディプレッションＷＭＯ８）ランゾスタ２６、
エンハンスメント型ＭＯ８）ランジスタ２７からなるＥ
ｌＤ型のものであシ、入力端となるＭＯＳ　）ランジス
タ２７のｆ−）は、上記節点Ｓに接続される。イン／々
−タＩの出力はさらに上記節点Ｓとデータセンス節点Ｕ
との間に接続されているエンハンスメントｇＭＯ８）ラ
ンソスタ２８１）？”−トに接続される。上記データセ
ンス節点Ｕは、もう１つの負荷トランジスタ２９を介し
て電源ＶＣに接続されておル、そのｆ−）も電源ｖｃに
接続されている。そして上記データセンス節点Ｕにはデ
ータ出力回路３０が接続されておシ、このデータ出力回
路３０から前記メモリ素子１８に記憶されているデータ
Ｄが出力される。

一方、各列線２０１〜２０ｎ１の他端は、エンハンスメ
ント型ＭＯ８）ランジスタ３１１〜３１ｍそれぞれのド
レインに接続されている。このトランジスタ３１．〜３
１ｍそれぞれのソースはアースに接続されておシ、また
それぞれのｆ−）には制御回路３２から出力電圧が供給
されている。この制御回路３２は、前記行デコーダ２１
のいずれか１つの出力Ｃが「１」にされ、いずれかのメ
モリ素子１８が選択駆動されてデーぞが読み出されてい
る期間中、継続的に一定の直流電圧を発生するように構
成されている。

この様に構成された半導体記憶装置において、行および
列デコーダ２１，２ｊｔによ）九とえばそれぞれ１つの
行１１１１９１および列線２０１がＸ　ゴ　選択され、
この交差部に存在している１８！ｌが選択されたとする
。いまこのメモリ素子１８１１、のフローティ１ングー
ートに予め電子が注入されていす、しきい値電圧が低→
ままにされている′　＝ｑ 場合、このメモリ電子１８１１はオン状態となシ、この
メモリ素子１８１１を介して列線２０１が放゛　路３０
から出力されることになる。このときの第３図中の各節
点Ｓ、Ｔ、Ｈの電圧波形を第４図に実線で示す。この列
線２０１が放電された状態は、第４図中Ｔ、の期間であ
る。列線２０１が放電されると、節点Ｓも放電され、こ
のため、インバータＩの出力節点Ｔは「１」レベルにな
シ、トランジスタ２８は、充分オンし、節点Ｕも放電さ
れて「０」し４ルになる。ところで、この実施例では列
線１８に列線の放電を助けるために、ｒ−）に一定電圧
が印加されるトランジスタ３１を接続している。このト
ランジスタ３１が設けられていない場合の各節点Ｓ、Ｔ
、Ｖの電圧波形が、第４図に破線で示されている。列線
２０１が放電された状態にあっては、トランジスタ３２
−ｄｆｉｉけられていないときに比べ、節点８Ｕの電位
が高く、節点での電位は低くなっている。この状態から
、入力アドレスデータＡ。

〜Ａｍが変化し、行デコーダ２１によシ、行線１９１Ｋ
かわって行線１９２が選択され、メモリ素子１８鵞１が
選択されたとする。またこのときトランジスタ１８３１
の７０−チイング？−）には、予め電子が注入され、し
きい値電圧が上昇されておシ、オンしないとする。この
後、この列線２０１は、充電される。すなわち、この充
電はトランジスタ２９．２５によシ行なわれるが、始め
インパータエの出力は［１」レベルゆえ、トランジスタ
２５によシ、急速に充電される。インバータＩの出力が
節点Ｓの電位上昇により「０」レベルに反転すると、ト
ランジスタ２８．２５はオフする。この後、節点Ｕがト
ランジスタ２９によシ充電され、との「１」レベルがデ
ータ出力回路３０によシ読み出される。この列線２０１
および節点Ｓが充電される時、イン−？−／Ｉの遅延時
間の分だけ、トランジスタ２８．２５によル、過充電さ
れる。すなわち、トランジスタ２８．２５のソース側電
位（節点Ｓの電位）はそのｒ−卜電位からしきい値電圧
を引いた値に安定する。しかるにこの場合、インバータ
■による遅延時間のため、節点Ｓの電位はトランジスタ
２８．２５のｒ−卜電位からそれぞれのしきい値電圧を
引いた値よシも高い電位になってしまう。節点Ｓ、Ｔ、
Ｕの電位をそれぞれｖｓ　ａ　ｖＴｌ　ｖＵとし、卜９
ｙＪｘｌｌ；ｔｔｔ、ｚｓ。

２７のしきい値電圧をＶｔｈ２ａ　、　Ｖｔｈ２ｉ；　
、　Ｖｒｈ２７とすると、インバータ■による遅延時間
のない理想的な場合には−Ｖｓ　＝Ｖ’ｔｈｚｙ　＊　
Ｖｙ＝ｖＴｈｚ７＋Ｖｔｈｚｓとなるが、インバータＩ
による遅延時間によシ、節点Ｓが過充電され、ＶＢ′）
ＶＴｈ２７．ｖＴ＜ｖＴｈ２７十ＶＴｈ２５　となって
しまう。ところが、この実施例では、トランジスタ３１
が存在するため、過充電の分が、トランジスタ３１によ
シ放電され、第４図中■の点でのピーク部分を残して＠
の部分で節点Ｓ、Ｕの電位が安定し、過充電は解消され
る。これに対し、卜２ンゾスタ３１が存在しない場合、
第４図に破線で示す様に節点Ｓおよび列線２０は過充電
されたままとなる。これが、第４図中ので冨の期間であ
る。

次に、入力アドレスデータが変化し、行デコーダ２１に
よシ行線１９ｎが選ばれ、メモリ素子１８ｎ１が選択さ
れたとする。このメモリ素子１８ｎ１のフ四−テイング
？−１は、中性状態すなわち電子が注入されていない状
態であるとする。この時、列線２０１はメモリ素子１８
ｎ１によシ放電される。この時、過充電がなされてｂず
、またトランジスタ３１が存在するため、トランジスタ
２８がわずかにオンしている。よって列線２０および節
点Ｓの電位変化が迅速に節点Ｕに伝達される。また列線
２０１の放電は、メモリ素子１８ｎ１およびトランジス
タ３１で、並行して行なわれるため、卜２ンゾスタ３１
を設けないときと比べ速くなる。よって、インバータ■
の出力が「１」レベルに上昇するのも速くなシ、これに
よ）トランジスタ２８はオンし、節点Ｕが迅速に放電さ
れてデータ出力回路３ｏによりデータが迅速に読み出さ
れる。これに対しトランジスタ３１がない場合には節点
Ｓおよび列線２０が過充電されている。また、列線２゜
には多くのメモリ素子１８が接続されているため、その
寄生容量は極めて大きい。このため過充電された列線２
Ｏをメモリ素子１８のみにょ）放電しなければならない
ため、データの読み出しに時間がかかつていた。

このように、上記実施例によれば列線２ｏとアースとの
間にトランジスタ３１を設け、メモリ素子１８からデー
タ読み出しを行なっている期間にこのトランジスタ３１
をオン状態にして列線２０を放電するので、過充電が発
生せず、この分の放電をしなくてもよいため、その分だ
けデータ読み出し速度は速くすることができる。

なお、上記実施例ではトランジスタ３１が常時、列線２
０を放電しているため、このトランジスタ３１を設けな
いときと同じ電流能力を持つように負荷トランジスタと
してのトランジスタ２５．２９の能力を設定すると充電
速度は遅くなる。ところが、トランジスタ３１の放電を
おぎなう程度の能力にトランジスタ“−２５、２９を。

設定してやれば、充電は同、じ萼度で、放電は過充電の
ない分だけ速く出来′、゛データを迅速に読み出すとと
が出来るという利点を持つ。

第３図中の制御回路３゛２は、；モリ素キ１８からデー
タ読み出しを行なってｂる期間中、電　゛源電位ＶＣを
出力電圧として発生するようにしてもよく、あるいは第
５図（４）に示すようにディゾレッション型ＭＯ８）ラ
ンゾスタ４１および２個のエンハンスメント型Ｍｏｓト
ランゾスタ４２゜４３で構成し、Ｖｃ、ｌ：ｔ）も低い
一定電圧を発生するようにしてもよい。さらに第５図（
Ｂ）に示すようにメモリ素子でデータをプログラムする
時に「１」レベルになる信号Ｗｔ−１’−）入力とする
エンハンスメント型ＭＯ８）ランゾスタ４４を追加して
、プログラム時には出力を「ｏ」レベルにしてトランジ
スタ３１をオフにするようにしてもよい。

第６図はこの発明の他の実施例を示す。第３図では負荷
トランジスタ（トランジスタ２５）のｒ−卜電位を、入
力に列線電位が入力されたインパータエの出力で制御す
るようにしているが第６図ではトランジスタ２５のｆ−
）電位を所定電位例えば、電源ＶＣとアース間に直列接
続した抵抗５１．５２の接続点から得るようにしたもの
である。また節点Ｕで節点Ｓの電位全増幅してデータ出
力回路３０からデータを出力している。通常、ｆ−）に
一定電位が与えられドレインが電源に接続された第７図
（４）つまり、第６図中のトランジスタ２５あるいは、
トランジスタ２８の様な回路接続を持つトランジスタの
ソース電位Ｖ、に対する電流ＩＤ変化は、第７図（Ｂ）
の様になる。つまシ、ソース電位ｖ工が高い所ではわず
かじか電流は流れず、低くなるにつれて、急に電流が流
れるような特性を持つ。このため第６図において列線お
よび節点８．Ｕが充電された状態から放電する時、トラ
ンジスタ３１のない場合は、トランジスタ２８のｄ流の
わずかしか流れない領域を通じて節点Ｕが放電、される
。このわずかしか電流の流れない領域では、節点Ｕの放
電はほとんどなされない。ところが、トランジスタ３１
があるため、列線および節点＆、Ｕの放電状態において
も列線は、わずかの電流で放電され、ソース電位ｖ１は
第７図（Ｂ）中のＶｌｌに下げられている。よって、ト
ランジスタ２８は、電流が急速に流れ出す領域に近い所
で動作する。この状態で、フローティングダートが中性
状態のメモリ素子が選ばれれば、列線は放電される。こ
の時、トランジスタ２８は急速にオンするので、節点Ｕ
は、迅速に放電され、データ出力回路３０から速くデー
タが読み出される。

なお上記実施例ではメモリ素子として、フローティング
ｒ−）型ＭＯ８）ランジスタを用いたが、これは他のメ
モリ素子を用いるようにしてもよい。

〔発明の効果〕

以上述べたように、この発明によれば、メモリ素子に記
憶されたデータの読み出し速度を向上させることＫよシ
高速動作が実現できる半導体記憶装置を提出することが
できる。

【図面の簡単な説明】

第１図はフローティングｆ−）型の不揮発性半導体メモ
リ素子を示す図、第２図は第１図のメモリ素子を用いた
記憶装置のパターン平面図、第３図はとの発明の一実施
例の構成を示す回路図、第４図はその動作を説明するた
めの波形図、第５図は第３図回路の一部の具体的に示す
回路図、第６図はこの発明の他の実施例の構成を示す回
路図、第７図は上記第６図回路を説明するための回路図
および特性図である。 １８・・・メモリ素子、１９・・・行線、２０・・・列
線、２１・・・行デコーダ、２２・・・列デコーダ、２
３１２５．２１．２Ｂ、２９．３１・・・エンハンスメ
ント型ＭＯ８）ランゾスタ、２６・・・デイゾレッショ
ン型ＭＯ３）ランゾスタ、３０・・・データ出力回路、
３２・・・制御回路、５１．５２・・・抵抗。 第２図 第３図

Claims (1)

【特許請求の範囲】
1. 行線と、この行線の信号によって選択的に駆動されるメ
   モリセルと、このメモリセルから読み出されるデータが
   供給される列線と、この列線と基珈電位印加点との間に
   接続され、少なくとも上記メそリセルからデータが読み
   出されている期間に対応した期間中、継続的に導通状態
   にされるトランジスタとを具備したことを特徴とする半
   導体記憶装置。