JPH0330192A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体記憶装置に関し、より詳しくは、メモ
リセルの接続される列線の電位の１．リ御方式に関する
。

（従来の技術） 半導体記憶装置のうち、フローテイングゲート構遣を有
するＭＯＳ｝ランジスタをメモリセルとして用いたＲＯ
Ｍが、例えば特開昭６０＝１３６９９６号公報に記載さ
れている。このようなＲＯＭの一例は、第３図に示され
る。即ち、複数の行線１　〜１　および列線２、〜２Ｉ
Ｉｌが横方Ｉｎ 向及び縦方向に配列され、その各交差部にはそれぞれフ
ローティングゲート型ＭＯＳ｝ランジスタでなるメモリ
セル３１１〜３Ｉ，３２１〜３２，・・・がマトリクス
状に配列されている。そして、それぞれのメモリセルの
ゲートはそれぞれ対応する行線１■〜１ｏに接続され、
ドレインは対応する列線２、〜２１こ接続され、ソース
はアース電位に接続されている。上記メモリセルのうち
の１つを選択するには、１つの行線および列線を選択す
ることにより行なわれる。この行線および列線の選択は
、行および列デコーダ４．５で行なわれる。行デコーダ
４には、図示しないＣＰＵ等から、行アドレスデータＡ
　　−Ａ．が供給される。行デコー０　　　　　　　１ ダ４は、いずれかが論理「１」であるデコー１・１２号
Ｒ１〜Ｒｏを出力する。デコード信号は行線１　〜１　
のいずれかに「１」レベルの信号を発ｉｎ 生し、その行線を選択する。一方、列デコーダ５には列
アドレスデータＡｉｌ１　’＝Ａｍが供給される。

列デコーダ５はいずれかが「１」であるデコード信号Ｃ
　〜Ｃ　を出力する。デコード信号Ｃ１〜ｌｍ Ｃ　は、列線２１〜２ＩＩ１に直列に接続されているー エンハンスメント型ＭＯＳトランジスタ６１〜６　のい
ずれか１つをオン状態にして選択する。

− トランジスタ６、〜６１のドレインは共通に接続されて
共通接続節点Ａを構成している。この節点Ａは、負荷用
のエンハンスメント型ＭＯＳ｝ランジスタ１２を介して
例えば５Ｖの電源Ｖ。に接続されている。そのトランジ
スター２のゲートは、インバーターの出力節点Ｂに接続
されている。このインバーターは、ディプレッション型
ＭＯＳ｝ランジスタ１３とエンハンスメント型ＭＯＳト
ランジスタ１４からなる６インバーターの入力端として
のＭＯＳ｝ランジスタ１４のゲートは、上記節点Ａに接
続されている。インバーターの出力端（節点Ｂ）は、さ
らに、上記節点Ａとデータセンス節点Ｃとの間に接続さ
れたエンハンスメント型ＭＯＳトランジスター５のゲー
トに接続されている。上記データセンス節点Ｃは、負萄
トランジスタ１６を介して電源Ｖ　に接続されている。

トラＣ ンジスタ１６のゲートも電源Ｖ　に接続されていＣ る。そして上記データセンス節点Ｃにはセンスアンブ１
７が接続されている。このセンスアンプ１７から前記メ
モリセル３ｌＩ〜３ｎｌＢに記憶されているデータＤが
出力される。

この様に構或された半導体記憶装置において、行および
列デコーダ４，５によりたとえばそれぞれ１つの行線お
よび列線が選択され、それらの交点に位置する１つのメ
モリセル、例えば３１１が選択される。選択されたメモ
リセル３ｌｌが、フローティングゲートに電子が注入さ
れていない、しきい値電圧が低い状態にある場合、この
メモリセル３１ｌはオン状態となり、このメモリセル３
ｌ１を介して列線２１が放電され、この後「０」レベル
のデータＤがセンスアンプ１７から出力される。ま？、
このメモリセノレ３ｌ１は、フローティ冫・グゲートに
予め電子が注入され、しきい値電圧が上昇しており、選
択されてもオンしない場合には、負荷トランジスタ１２
．１６により列線２■が充電され、「１」レベルがセン
スアンブ１７により読み出される。

（発明が解決しようとする課題） しかしながら、上記構成の半導体記憶装置には、ｒＯＪ
データの読み出しの速度が遅いという欠点がある。以下
に、このことを各素子の動作との関係で詳細｛こ説明す
る。

先ず、行デコーダ４及び列デコーダ５からの出力により
、例えば、メモリセル３１１が選択されたとする。この
メモリセル３ｌｌがｒＯＪを記憶していて、オンすると
する。これにより、列線２１がメモリセル３ｌｌを介し
て放電され、Ａ点の電位が下がる。Ａ点の電位低下によ
ってインバータｌの出力端のＢ点の電位が上昇する。こ
のＢ点の電位上昇により、トランジスタ１５の導通抵抗
が下がる。このため、トランジスタ１５を介して、Ｃ点
の電位がＡ点の電位に近づ《。このＣ点の電位低下がセ
ンスアンプで検出される。つまり、メモリセル３、１の
記憶データを「０」と判定し、データＤを「０」として
出力する。

次に、メモリセル３２ｌが選択され、このメモリセル３
２、が「１」を記憶していて、その選択によってもオフ
状態にあるとする。この場合には、列線２、は、充電さ
れる。この充電はトランジスタ１２．１６により行なわ
れる。充電の初めにあっては、インバータ！の出力は「
１」レベルにある。

このため、充電の当初は、トランジスタ１２．１６によ
り、充電が行われる。これにより、節点Ａの電位が急速
に上昇する。インバータＩの出力？位が節点Ａの電位上
昇に伴ってｒＯＪレベル方向に低下する。これにより、
トランジスタ１２，１５はオフする。トランジスタ１５
のオフにより、節点Ｃがトランジスタ１６を介して充電
される。

この節点Ｃは「１」レベルに上昇する。この「１」レベ
ルがセンスアンブ１７によりデータＤ「１」として読み
出される。

このようにして、列線２■　（節点Ａ）が充電されるが
、入力に対するインバータＩの出力の応答速度の分だけ
、トランジスタ１２．１５が余分にオンし、過充電され
る。すなわち、トランジスタ１２．１５のソース側電位
（節点Ａの電位）はそのゲート電位からしきい値電圧を
引いた値に安定する。しかるにこの場合、インバータＩ
の応答速度による遅延時間のため、節点Ａの電位はトラ
ンジスタ１２．１５のゲート電位からそれぞれのしきい
値電圧を引いた値よりも高い電位になってしまう。

以上のことがらを、第４図及び第５図を参照して、さら
に詳しく説明する。即ち、先述した如く、Ａ点が充電さ
れる時、エンハンスメント型トランジスタ１２．１５の
しきい値電位をｖｔｈとすればＢ点の電位が、Ａ点の電
位とトランジスタ１２，１５のしきい値電圧■ｔｈの和
になった時トランジスタ１５．１２はオフする。トラン
ジスタ１５，１２がオフすれば、Ａ点は充電される経路
がなくなり、これ以上の電位上昇はない。これがＡ点及
びＢ点の電位のＤＣ的安定充電電位（臨界的な電位）で
あり、これを第４図に示す。ところが、実際には、イン
バータＩの動作遅延のために、Ａ点の電位変化に対する
Ｂ点の追従性に遅れが生じ、第４図の安定点からずれて
、トランジスタ１５．１２はオフする。これを第５図に
示す。一般に、Ａ点の電位の上昇によりＢ点の電位は下
がる。つまり、ＤＣ的には、Ａ点の電位に対して、Ｂ点
の電位が決まる。ところが、第５図のように、ＡＣ的に
列線が充電しつつある時は、インバータ１のＢ点に対す
る駆動能力により、Ｂ点の電位は、ＤＣ的に、Ａ点の電
位で決まるＢ点の電位よりも遅れて変化する。例えばＡ
点の電位が、時刻ｔ。

のときにＸ　（Ｖ）で、時刻１１のときにＸ＋α（Ｖ）
に変化したとする。このとき時刻ｔｒでのＢ点の電位は
、時刻ｔ１でのＡ点の電位に対してＤＣ的に決まる電位
ではない。Ｂ点に存する負荷容量及びトランジスタの応
答性等のため応答速度が遅れる。このため、時刻ｔ１の
Ｂ点の電位は、例えば時刻ｔ。のＡ点の電位に対するＤ
Ｃ的な安定電位に対応する。例えば、第５図の時刻ｔ１
において、Ｂ点の電位は、「Ａ点の電位十Ｖｔｈ」にな
っているとする。しかし、この時刻１１におけるＢ点の
電位は、時刻ｔ。におけるＡ点の電位に対するＤＣ的な
安定電位である。このため、Ａ点は充電されすぎること
になる。すなわち、時刻ｔ１において、トランジスタ１
２及び１５がオフしてＡ点の充電が止まったとする。し
かし、この時刻１１のＡ点の電位に対するＤＣ的なＢ点
の電位の安定点は時刻ｔ２に現われることになる。その
ため、時刻ｔ２以後のＡ点とＢ点の電位関係は、第４図
のＤＣ的なトランジスタ１５がオフするのに必要な、臨
界的な最小の電位関係からずれることになる。データ「
０」を読み出す場合Ａ点側を放電しても、トランジスタ
１５がオンしない限りＣ点の電位は下がらず、センスア
ンプは新しいデータを検出できない。すなわち、Ａ点と
Ｂ点の電位の関係が、第４図に示すような関係となるよ
うに充電が止まれば、Ａ点のわずかな放電でトランジス
タ１５はオンし、Ｃ点の電位も速やかに放電される。と
ころが、Ｂ点の電位とＡ点の電位の関係が第５図の時刻
ｔ２以後のようになると、メモリセルはＡ点及び列線の
大きな容量を、トランジスタ１５がオンするまで、放電
しなければならない。つまり、第５図の時刻ｔ２以後の
関係から第４図の関係となるまでＡ点の電位を放電する
時間は、第４図の関係で充電が止まった時に比べて無駄
な時間となる。また、Ａ点及び列線には大きな負荷容量
が存在するため、第４図の関係から、ずれればずれるほ
ど、より多くの電萄をメモリセルで放電しなければなら
ないため、放電時間が、より長く必要となる。これらの
理由により、特に列線を放電する時の読み出し速度が遅
くなるという欠点がある。このため、従来は、インバー
タＩの応答性を速くするため、インバータＩの電流駆動
能力を大きくしていた。しかし、このようにすると、新
たにインバータＩでの消！７１ｉ力が大きくなるという
欠点が生じる。

本発明は、上記に鑑みてなされたもので、その目的は、
消費電力の増加を抑えつつ、読み出し速度を向上させ潟
る半導体記憶装置を提供することにある。

〔発明の構或〕

（課題を解決するための手段） 本発明の第１の半導体記憶装置は、行線と、この行線に
より選択的に駆動されるメモリセルと、このメモリセル
に接続される列線と、この列課に接続される負荷トラン
ジスタと、この負殉トランジスタと前記列線との間にソ
ース・ドレイン電流路が接続され前記列線の電位に応じ
てゲート電位が制御される第１のトランジスタと、前記
列線に接続され前記列線の電位が、所定の電位以上の時
、前記列線の電位を前記所定の電位まで放電する放電手
段とを具備したものとして構成される。

本発明の第２の半導体記憶装置は、前記所定の電位は、
前記第１トランジスタのゲート電位よりもその第１トラ
ンジスタのしきい値電圧分だけ低い値であるものとして
構成される。

本発明の第３の半導体記憶装置は、前記数７Ｆｓ手段は
、前記列線にドレインとゲートが接続されたしきい値電
圧がほぼ０■の第２トランジスタを備え、その第２トラ
ンジスタのソースを、電源端子とアースとの間に直列に
接続された第３及び第４のトランジスタの接続中点に接
続し、前記第３トランジスタのゲートを前記第１トラン
ジスタのゲートに接続したものであり、さらに前記第１
トランジスタのしきい値電圧と第３トランジスタのしき
い値電圧がほぼ等しいものとして構威される。

本発明の第４の半導体記憶装置は、前記第１トランジス
タはしきい値電圧がほぼ０■のトランジスタであり、前
記放電手段は、前記列線と前記第１トランジスタのゲー
トとの間に接続されたしきい値電圧がほぼＯＶの第５ト
ランジスタを有し、その第５トランジスタのゲートを前
記列線に接続したものとして構成される。

（作　用） 列線が負荷トランジスタ及び第１トランジスタを介して
充電されて、第１トランジスタのソース、すなわち列線
の電位が、ゲートの電位としきい値電圧と加えた臨界電
位よりも高い過充電状態になると、列線電荷は放電され
、列線電位が臨界電位に低下し、安定する。上記放電は
、第３の発明においては第２のトランジスタを介して行
われ、第４の発明においては第５のトランジスタを介し
て行われる。

（実施例） 第１図は本発明の一実施例を示す。同図において第３図
と同等の構成要素には同一の初号を付している。第１図
が第３図と異なる点は、昂３図に示したトランジスタ１
２〜１６からなる目路１１に対応する回路１１Ａの構成
にある。その目路１１Ａは、以下のように構或される。

即ち、その回路１１Ａは、７ＩＳ源Ｖ　にドレイン及び
ゲートがＣ 接続された負荷トランジスター６を備える。このトラン
ジスター６のソースはセンスアンプ１７とトランジスタ
（第１トランジスタ）１５のドレインとに接続されてい
る。そのトランジスター５のソースには列線の共通接続
節点Ａが接続されている。そのトランジスター５のソー
ス（節点Ａ）は、しきい値電圧がほぼＯＶのトランジス
タ（第２トランジスタ）２３のドレインとゲートに接続
されている。そのトランジスタ２３のソース（節点Ｎ１
）は、電源Ｖ　とアースとの間に直列に接続さＣ れた２つのトランジスタ（第３、第４トランジスタ）２
１．２２の接続点に接続されている。トランジスタ２２
はトランジスタ２１に比べて電流駆動能力が十分小さく
設定される。トランジスタ２２としては、ディプレッシ
ョン型のものを用いることもできる。この時は、ゲート
もアース電位に接続した方がよい。トランジスタ２２の
ゲートには電源Ｖ　が接続されている。トランジスタＣ ２１のゲートはトランジスター５のゲートに接続されて
いる。トランジスター５のソースとゲートとの間には、
インバータｌが接続されている。このインバータＩとし
ては、例えば、第３図のインバータ■のようなものを用
いてもよいし、第２図で説明するトランジスタ２４．２
５のように｛ト１成されたものを用いたちよい。あるい
はＰチャンネルトランジスタとＮチャンネルトランジス
タからなるＣＭＯＳインバータでもよい。

上記節点Ｎ１の電位はトランジスタ２１によって決定さ
れる。即ち、節点Ｎ１の電位は、Ｂ点の電位からトラン
ジスタ２１のしきい値電圧を引いた値に決定される。ま
た、トランジスタ２３のしきい値電圧はＯＶである。よ
って、トランジスタ２１によって決められる節点Ｎ１の
電位がＡ点の電位よりも下がれば、トランジスタ２３は
オンする。そのオンによって、Ａ点の電荷はＢ点にＪｌ
される。これにより、例えば、Ａ点が過充電されても、
過充電が解消される。

回路１１Ａの動作をより詳しく説明する。Ｂ点の電位を
ｖＢＳＡ点の電位をＶＡ及び節点Ｎ〕の電位をｖＮ１と
する。さらに、トランジスタ１５２１のしきい値電圧を
ｖ　　　■　　とする。

ｔｈｌ５゜　　ｔｈ２１ ｖ　＞■　の時とＶ　Ｎ　ｔ　＜　Ｖ　Ａの時の２つの
場合にＮＩ　　　　Ａ 分けて考える。

（ｌ）ＶＮｌ＞ＶＡの時 ｖ−ｖ−ｖ　　である。今、ｖＬｈｌ５−８　　　　ｔ
ｈ２１　　　　ＮＩ ■　　とすれば、ＶＢ　−　”　Ｌｂｌ５−　ｖＮｌと
なる。

ｔｈ２ｌ Ｖ　　＞Ｖ　　であるから、ＶＢ　　’　ｔｈｌ５〉■
ＡとなＮＩ　　　　Ａ る。これは、Ａ点が放電状態であることを示している。

（２〉ｖＮ０くｖＡの時 先述のように、ＶＢ−ｖｔｈｌ５−ＶＮ１であるから、
ＶＢ−ｖｔｈｌ５くＶＡとなる。つまり、Ａ点が過充電
である状態を示している。しかしながら、Ａ点の電荷は
、トランジスタ２３を介して、Ｖ八一■　となるまで、
放電され、その状態に落ちつく。

Ｎｌ 即ち、ｖ−ｖ−ｖ　　となる。つまり、ＶＡＢ　　　　
　ｔｈｌ５　　　　Ａ とＶ　との電位差はｖｔｈ１．となり、先述の第４図Ｂ のような理想的な値に戻る。

第１図においては、第３図の回路１１中のトランジスタ
１２は省略されているが、第１図の回路１１Ａにおいて
も、トランジスター２に対応するものを用いても良い。

第２図は回路１１に換えて用いられる回路１１Ａに対応
した異なる例を示す。この第２図の回路１１Ｂは、第１
図のトランジスター５に代えてトランジスタ１５Ａを用
いたものである。より詳しくは、その回路１１Ｂは、電
源Ｖ　にドレイン及Ｃ びゲートが接続された負荷トランジスター６を篩える。

このトランジスター６のソースは、しきい値電圧がほぼ
ＯＶのトランジスタ（第１トランジスタ）１５Ａのドレ
イン、ソースを介して前記節点Ａに接続されている。一
方、電源■　とアースＣ との間にトランジスタ２４．２５が直列に接続されてい
る。これらのトランジスタ２４．２５はインバータＩＶ
を構成する。トランジスタ２４のゲートには電源Ｖ　が
接続されている。トランジスＣ 夕２５のゲート（人力端）は節点Ａ（トランジスタ１５
Ａのソース）に接続されている。トランジスタ２４，２
５の接続中点、即ち、インバータＩＶの出力端はトラン
ジスター５Ａのゲー１・に接続されている。節点Ａとト
ランジスタ１５Ａのゲートとの間にはしきい値電圧がほ
ほＯＶのトランジスタ（第５トランジスタ）２６が接続
されている。そのトランジスタ２６のゲートも節点Ａに
接続されている。

このような構成の回路１１Ｂにおいても、節点Ａの過充
電は防止される。即ち、ＶＡとＶＢとの関係は、Ｖ＋Ｖ
　　　　−Ｖ（Ｖ　　　　：トラＡ　　　ｔｈｌ５Ａ　
　　Ｂ　　　ｔｈｌ５Ａンジスタ１５Ａのしきい値電圧
）である。ただし、■　　　Ｌ：ＯＶである。ヨッテ、
ＶＡ＞ＶＢのとｔｈｌ５＾ きには、トランジスタ２６がオンして、Ａ点の電荷がＢ
点に放電される。トランジスタ２６のしきい値電圧がほ
ぼＯＶであることから、ｖＡ−ＶＢとなってその放電は
停止する。つまり、一時的にＶ＾〉ＶＢという状態にＡ
点が過充電されようとしても、Ａ点の電位は下がり、Ｖ
　Ａ　””　Ｖ　Ｂという理想的な状態に落ちつく。

トランジスタ２４の代わりに、ゲートとソースが接点Ｂ
に接続されたデブレッション型トランジスタを用い、第
３図のように、インバータを形成してもよい。

以上説明したように本発明の丈施例によれば、Ａ点が一
時的に過充電されたとしても、Ａ点に放電経路を設けて
、Ａ点の電荷をトランジスタ１５，１５Ａのオンする限
界の電位まで放電することかできる。しかも、消費電力
の増加や充電速度の低下を坐じさせることなく、Ａ点か
らの赦市を速やかに実施することができる。なお、！・
ランジスタ２３，２６は、そのしきい電圧が正確にＯＶ
てなくても、正あるいは負にずれていてもよい。この場
合でも、従来よりも、上記臨昇電泣に、より近い電位に
列線を保つことができるため従来よりも読み出し速度は
速くできる。

〔発明の効果〕

本発明によれば、選択したメモリセルからのデータを読
み出す列線の電位を所定の電泣、例えば、第１トランジ
スタのゲート電位からそのしきい値電圧を引いた臨界電
位に安定させて、過充電を防止することができ、よって
、その後のデータ読み出しを、消費電流の増加を防ぎつ
つ、迅速に行うことができる。

【図面の簡単な説明】

第１図は本発明の第１実施例を適用した半導体記憶装置
の全体回路図、第２図は本発明の第２実施例の回路図、
第３図は従来例の半導体装置の全体回路図、第４図及び
第５図は第３図の装置の動作を説明する線図である。 ２■〜２，・・・列線、１５．１５Ａ・・・第１トラン
ジスタ、１６・・・負荷トランジスタ、１７・・・セン
スアンプ、１８ｌｌ〜１８ｏ１・・メモリセル、２１・
・・第３トランジスタ、２２・・・第４トランジスタ、
２３・・・第２トランジスタ、２６・・・第５トランジ
スタ。

Claims (1)

1. 【特許請求の範囲】 １、行線と、この行線により選択的に駆動されるメモリ
   セルと、このメモリセルに接続される列線と、この列線
   に接続される負荷トランジスタと、この負荷トランジス
   タと前記列線との間にソース・ドレイン電流路が接続さ
   れ前記列線の電位に応じてゲート電位が制御される第１
   のトランジスタと、前記列線に接続され前記列線の電位
   が、所定の電位以上の時、前記列線の電位を前記所定の
   電位まで放電する放電手段とを具備したことを特徴とす
   る半導体記憶装置。 ２、前記所定の電位は、前記第１トランジスタのゲート
   電位よりもその第１トランジスタのしきい値電圧分だけ
   低い値であることを特徴とする請求項１記載の半導体記
   憶装置。 ３、前記放電手段は、前記列線にドレインとゲートが接
   続されたしきい値電圧がほぼＯＶの第２トランジスタを
   備え、その第２トランジスタのソースを、電源端子とア
   ースとの間に直列に接続された第３及び第４のトランジ
   スタの接続中点に接続し、前記第３トランジスタのゲー
   トを前記第１トランジスタのゲートに接続したものであ
   り、さらに前記第１トランジスタのしきい値電圧と第３
   トランジスタのしきい値電圧がほぼ等しい、請求項１記
   載の半導体記憶装置。 ４、前記第１トランジスタはしきい値電圧がほぼＯＶの
   トランジスタであり、 前記放電手段は、前記列線と前記第１トランジスタのゲ
   ートとの間に接続されたしきい値電圧がほぼＯＶの第５
   トランジスタを有し、その第５トランジスタのゲートを
   前記列線に接続したものである、請求項１記載の半導体
   記憶装置。