JPH02303216A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02303216A JPH02303216A JP1123414A JP12341489A JPH02303216A JP H02303216 A JPH02303216 A JP H02303216A JP 1123414 A JP1123414 A JP 1123414A JP 12341489 A JP12341489 A JP 12341489A JP H02303216 A JPH02303216 A JP H02303216A
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
Ｂｉ ＣＭＯＳメモリ等で使用される論理回路に関し、
ＥＣＬレベルの信号をＴＴＬレベルに変換する変換回路
において、集積度を低下させることなく動作速度を向上
させることを目的とし、ＥＣＬゲート回路の相補関係に
ある第一及び第二の出力信号をＴＴＬレベルに変換する
レベル変換回路であって、該レベル変換回路はゲートに
前記第二の出力信号を受ける第一のＰチャネルトランジ
スタと、ゲートに前記第一の出力信号を受ける第二のＰ
チャネルトランジスタを直列に接続してその接続点から
出力を得るレベル変換部と、ゲートに前記第一の出力信
号を受ける第三のＰチャネルトランジスタと、ゲートに
前記レベル変換部の出力を受けるＮチャネルトランジス
タと、前記第三のＰチャネルトランジスタ及びＮチャネ
ルトランジスタの出力を受ける第一及び第二のバイポー
ラトランジスタを有するバッファゲート部とから構成す
る。
において、集積度を低下させることなく動作速度を向上
させることを目的とし、ＥＣＬゲート回路の相補関係に
ある第一及び第二の出力信号をＴＴＬレベルに変換する
レベル変換回路であって、該レベル変換回路はゲートに
前記第二の出力信号を受ける第一のＰチャネルトランジ
スタと、ゲートに前記第一の出力信号を受ける第二のＰ
チャネルトランジスタを直列に接続してその接続点から
出力を得るレベル変換部と、ゲートに前記第一の出力信
号を受ける第三のＰチャネルトランジスタと、ゲートに
前記レベル変換部の出力を受けるＮチャネルトランジス
タと、前記第三のＰチャネルトランジスタ及びＮチャネ
ルトランジスタの出力を受ける第一及び第二のバイポー
ラトランジスタを有するバッファゲート部とから構成す
る。
［産業上の利用分野］
この発明はＢ１ＣＭＯＳメモリ等で使用される論理回路
に関するものである。
に関するものである。
ＥＣＬレベルで入出力が行なわれるＢ１ＣＭＯＳメモリ
ではＥＣＬゲート回路にＥＣＬレベルで入力される入力
信号をレベル変換回路で内部論理回路を動作させるため
のＴＴＬレベルに変換して内部論理回路に出力している
。このようなりｉＣＭＯＳメモリの動作速度を向上させ
るためにはこのレベル変換回路の動作をより高速化する
必要がある。
ではＥＣＬゲート回路にＥＣＬレベルで入力される入力
信号をレベル変換回路で内部論理回路を動作させるため
のＴＴＬレベルに変換して内部論理回路に出力している
。このようなりｉＣＭＯＳメモリの動作速度を向上させ
るためにはこのレベル変換回路の動作をより高速化する
必要がある。
［従来の技術］
従来のＢｉ ＣＭＯＳメモリの入力ゲート部を第５図に
従って説明すると、ＢＣＬゲート回路１は５個のバイポ
ーラトランジスタＴｒｌ〜Ｔｒ５で構成され、入力信号
はトランジスタＴｒ１によりレベルシフトされる。トラ
ンジスタＴｒ２． Ｔｒ３は差動スイッチ回路を構成し
、トランジスタＴｒ３のベースには基準電圧ＶＲが常時
入力されている。そして、入力端子ＡにＬレベルの信号
が入力されている時にはトランジスタＴｒ３がオンされ
、入力端子ＡにＨレベルの信号が入力されるとトランジ
スタＴｒ２がオンされるとともにトランジスタＴｒ３が
オフされる。
従って説明すると、ＢＣＬゲート回路１は５個のバイポ
ーラトランジスタＴｒｌ〜Ｔｒ５で構成され、入力信号
はトランジスタＴｒ１によりレベルシフトされる。トラ
ンジスタＴｒ２． Ｔｒ３は差動スイッチ回路を構成し
、トランジスタＴｒ３のベースには基準電圧ＶＲが常時
入力されている。そして、入力端子ＡにＬレベルの信号
が入力されている時にはトランジスタＴｒ３がオンされ
、入力端子ＡにＨレベルの信号が入力されるとトランジ
スタＴｒ２がオンされるとともにトランジスタＴｒ３が
オフされる。
従って、入力端子ＡにＨレベルの信号が入力されるとト
ランジスタＴｒ４はＬレベルの信号を出力し、トランジ
スタＴ「５はＨレベルの信号を出力する。また、入力端
子ＡにＬレベルの信号が入力されるとこの出力信号が反
転される。
ランジスタＴｒ４はＬレベルの信号を出力し、トランジ
スタＴ「５はＨレベルの信号を出力する。また、入力端
子ＡにＬレベルの信号が入力されるとこの出力信号が反
転される。
ＥＣＬゲート回路１の出力信号はＰチャネル間Ｏ８）−
ランジスタＴｒ６． Ｔｒ８． ＴｒｌＯ、Ｔｒ１２と
ＮチャネルＭＯＳトランジスタＴｒ７． Ｔｒ９． Ｔ
ｒｉｌ 、 Ｔｒ１３で構成されるレベル変換回路２に
入力される。そして、例えばＥＣＬゲート回路１のトラ
ンジスタＴｒ４がＬレベル、トランジスタＴｒ５がＨレ
ベルの信号を出力すると、トランジスタＴｒ８、Ｔ ｒ
ｌｏがオンされ、トランジスタＴｒ６． Ｔｒ１２がオ
フされる。
ランジスタＴｒ６． Ｔｒ８． ＴｒｌＯ、Ｔｒ１２と
ＮチャネルＭＯＳトランジスタＴｒ７． Ｔｒ９． Ｔ
ｒｉｌ 、 Ｔｒ１３で構成されるレベル変換回路２に
入力される。そして、例えばＥＣＬゲート回路１のトラ
ンジスタＴｒ４がＬレベル、トランジスタＴｒ５がＨレ
ベルの信号を出力すると、トランジスタＴｒ８、Ｔ ｒ
ｌｏがオンされ、トランジスタＴｒ６． Ｔｒ１２がオ
フされる。
すると、トランジスタＴｒ６のオフにともなってトラン
ジスタＴｒ７．Ｔｒ９もオフされるためＢ１ＣＭＯＳイ
ンバータで構成されるバッファゲート３ａにはＨレベル
の信号が出力され、この信号に基いてバッフアゲ−）３
ａの出力信号ＱはＬレベルとなる。
ジスタＴｒ７．Ｔｒ９もオフされるためＢ１ＣＭＯＳイ
ンバータで構成されるバッファゲート３ａにはＨレベル
の信号が出力され、この信号に基いてバッフアゲ−）３
ａの出力信号ＱはＬレベルとなる。
また、トランジスタＴ ｒｌＧのオンに基いてトランジ
スタＴｒ１１ 、 Ｔｒ１３がオンされるため同じくＢ
ｉ ＣＭＯＳインバータで構成されるバッファゲート３
ｂにはＬレベルの信号が出力され、この信号に基いてバ
ッファゲート３ｂの出力信号ＱはＨレベルとなる。従っ
て、バッファゲート３ａの出力信号Ｑは入力信号Ａに対
し反転し、バッファゲート３ｂの出力信号Ｑは入力信号
Ａと同−論理値となる。
スタＴｒ１１ 、 Ｔｒ１３がオンされるため同じくＢ
ｉ ＣＭＯＳインバータで構成されるバッファゲート３
ｂにはＬレベルの信号が出力され、この信号に基いてバ
ッファゲート３ｂの出力信号ＱはＨレベルとなる。従っ
て、バッファゲート３ａの出力信号Ｑは入力信号Ａに対
し反転し、バッファゲート３ｂの出力信号Ｑは入力信号
Ａと同−論理値となる。
上記のような構成のレベル変換回路２ではＰチャネル及
びＮチャネルＭＯＳトランジスタの特性上の相違により
ＥＣＬゲート回路１の出力信号ではＮチャネルＭＯ３）
ランジスタを充分駆動できないため、ＢＣＬゲート回路
１の出力信号はすべてＰチャネルトランジスタＴｒ６．
Ｔｒ８． Ｔｒｌｏ 。
びＮチャネルＭＯＳトランジスタの特性上の相違により
ＥＣＬゲート回路１の出力信号ではＮチャネルＭＯ３）
ランジスタを充分駆動できないため、ＢＣＬゲート回路
１の出力信号はすべてＰチャネルトランジスタＴｒ６．
Ｔｒ８． Ｔｒｌｏ 。
Ｔ「１２に入力される。そして、バッファゲート３ａ、
３ｂを駆動するＰチャネルＭＯＳトランジスタＴｒ８．
Ｔｒ１２にはＥＣＬゲート回路１の出力信号が直接入
力されているが、バッファゲート３ａ。
３ｂを駆動するＰチャネルＭＯＳトランジスタＴｒ８．
Ｔｒ１２にはＥＣＬゲート回路１の出力信号が直接入
力されているが、バッファゲート３ａ。
３ｂを駆動するＮチャネルＭＯＳトランジスタＴｒ９．
Ｔｒ１３はトランジスタＴｒ６． Ｔｒ７あるいはト
ランジスタＴｒｉｏ 、 Ｔｒｌｌを介して駆動される
。
Ｔｒ１３はトランジスタＴｒ６． Ｔｒ７あるいはト
ランジスタＴｒｉｏ 、 Ｔｒｌｌを介して駆動される
。
バッファゲート３ａ、３ｂはレベル変換回路２では負荷
駆動能力が低く多数の内部回路を直接駆動することがで
きないためその負荷駆動能力を確保するためにレベル変
換回路２と内部回路との間に介在される。その回路構成
は例えば第６図に示すように入力段がＭＯＳトランジス
タＴ「１４〜Ｔ「１７で構成され、出力段がバイポーラ
トランジスタＴ「１８〜Ｔ「２１で構成されている。な
お、負荷素子ＺはＭＯＳトランジスタあるいは抵抗等で
構成される。
駆動能力が低く多数の内部回路を直接駆動することがで
きないためその負荷駆動能力を確保するためにレベル変
換回路２と内部回路との間に介在される。その回路構成
は例えば第６図に示すように入力段がＭＯＳトランジス
タＴ「１４〜Ｔ「１７で構成され、出力段がバイポーラ
トランジスタＴ「１８〜Ｔ「２１で構成されている。な
お、負荷素子ＺはＭＯＳトランジスタあるいは抵抗等で
構成される。
［発明が解決しようとする課題］
上記のような論理回路ではＥＣＬゲート回路１の出力信
号ｉｔレベル変換回路２及びバヅファゲー）３ａ、３ｂ
を介して内部回路に出力されるため、レベル変換に要す
る時間が長くなり動作速度が低下する。すなわち、バッ
ファゲート３ａ、３ｂがＨレベルを出力する場合には、
例えばバッファゲート３ａであればトランジスタＴｒ６
にＬレベルの信号が入力されるとトランジスタＴｒ７．
７ｒ９がオンされた後にバッファゲート３ａにＬレベル
の信号が入力されるため、トランジスタ３段分の動作時
間が必要となり、さらに内部回路に信号を伝達、するた
めには同バヴファゲー）３ａの動作時間が必要となる。
号ｉｔレベル変換回路２及びバヅファゲー）３ａ、３ｂ
を介して内部回路に出力されるため、レベル変換に要す
る時間が長くなり動作速度が低下する。すなわち、バッ
ファゲート３ａ、３ｂがＨレベルを出力する場合には、
例えばバッファゲート３ａであればトランジスタＴｒ６
にＬレベルの信号が入力されるとトランジスタＴｒ７．
７ｒ９がオンされた後にバッファゲート３ａにＬレベル
の信号が入力されるため、トランジスタ３段分の動作時
間が必要となり、さらに内部回路に信号を伝達、するた
めには同バヴファゲー）３ａの動作時間が必要となる。
一方、レベル変換回路２の負荷駆動能力を向上させてバ
ッファゲート３ａ、３ｂを省略することにより動作速度
の向上を図ろうとすると、レベル変換回路２を構成する
各トランジスタのディメンジョンを大きくする必要があ
るため、高集積化の妨げとなるという問題点がある。
ッファゲート３ａ、３ｂを省略することにより動作速度
の向上を図ろうとすると、レベル変換回路２を構成する
各トランジスタのディメンジョンを大きくする必要があ
るため、高集積化の妨げとなるという問題点がある。
この発明の目的は、ＥＣＬレベルの信号をＴＴＬレベル
に変換する変換回路において、集積度を低下させること
なく動作速度を向上させることにある。
に変換する変換回路において、集積度を低下させること
なく動作速度を向上させることにある。
［課題を解決するための手段１
第１図は本発明の原理説明図である。すなわち、レベル
変換回路３．４はＥＣＬゲート回路１から出力される相
補間係にある第一及び第二の出力信号を内部回路に適合
させるためＴＴＬレベルに変換するものであり、そのレ
ベル変換回路３．４はレベル変換部４とバッファゲート
部３ａ、３ｂとから構成される。
変換回路３．４はＥＣＬゲート回路１から出力される相
補間係にある第一及び第二の出力信号を内部回路に適合
させるためＴＴＬレベルに変換するものであり、そのレ
ベル変換回路３．４はレベル変換部４とバッファゲート
部３ａ、３ｂとから構成される。
レベル変換部４はゲートに前記第二の出力信号を受ける
第一のＰチャネルトランジスタと、ゲートに前記第一の
出力信号を受ける第二のＰチャネルトランジスタを第一
及び第二の電源電圧間に直列に接続して前記２つのトラ
ンジスタの接続点から出力を得る構成とし、バッファゲ
ート部３ａ。
第一のＰチャネルトランジスタと、ゲートに前記第一の
出力信号を受ける第二のＰチャネルトランジスタを第一
及び第二の電源電圧間に直列に接続して前記２つのトラ
ンジスタの接続点から出力を得る構成とし、バッファゲ
ート部３ａ。
３ｂは一端が前記第一の電源電圧に接続され、ゲートに
前記第一の出力信号を受ける第三のＰチャネルトランジ
スタと、一端が前記第二の電源電圧に接続され、ゲート
に前記レベル変換部４の出力を受けるＮチャネルトラン
ジスタと、前記第三のＰチャネルトランジスタ及びＮチ
ャネルトランジスタの出力をそれぞれ受けて内部回路を
駆動する第一及び第二のバイポーラトランジスタとから
構成される。
前記第一の出力信号を受ける第三のＰチャネルトランジ
スタと、一端が前記第二の電源電圧に接続され、ゲート
に前記レベル変換部４の出力を受けるＮチャネルトラン
ジスタと、前記第三のＰチャネルトランジスタ及びＮチ
ャネルトランジスタの出力をそれぞれ受けて内部回路を
駆動する第一及び第二のバイポーラトランジスタとから
構成される。
［作用］
バッファゲート３ａ、３ｂの入力段のＰチャネルＭＯＳ
トランジスタはＥＣＬゲート回路１の出力信号で直接駆
動され、バッファゲート３ａ、３ｂのＮチャネルＭＯＳ
トランジスタはＥＣＬゲート回路１からレベル変換部４
の１段のＰチャネルＭＯＳトランジスタを介して駆動さ
れる。
トランジスタはＥＣＬゲート回路１の出力信号で直接駆
動され、バッファゲート３ａ、３ｂのＮチャネルＭＯＳ
トランジスタはＥＣＬゲート回路１からレベル変換部４
の１段のＰチャネルＭＯＳトランジスタを介して駆動さ
れる。
［実施例］
以下、この発明を具体化した第一の実施例を第２図に従
って説明する。この実施例は前記ＥＣＬゲート回路１の
記載を省略しており、レベル変換回路４の入力端子Ｂ、
Ｂには同Ｅ、ＣＬゲート回路１の出力信号が入力される
。そして、レベル変換回路４は２個のＰチャネルＭＯＳ
トランジスタＴｒ２２ 、 Ｔｒ２３と、同じく２個の
ＰチャネルＭＯＳトランジスタＴｒ２４ 、 Ｔｒ２５
が第一の電源電圧としてのグランドと第二の電源電圧Ｖ
ＥＥとの間でそれぞれ直列に接続されて構成され、入力
端子ＢはトランジスタＴ ｒ２３及びトランジスタＴ「
２４に接続され、入力端子ＢはトランジスタＴ「２２及
びトランジスタＴ「２５に接続されている。また、入力
端子Ｂはバッファゲート３ａのトランジスタＴｒｉ４に
接続され、入力端子Ｂはバッファゲート３ｂのトランジ
スタＴ「１６に接続される。
って説明する。この実施例は前記ＥＣＬゲート回路１の
記載を省略しており、レベル変換回路４の入力端子Ｂ、
Ｂには同Ｅ、ＣＬゲート回路１の出力信号が入力される
。そして、レベル変換回路４は２個のＰチャネルＭＯＳ
トランジスタＴｒ２２ 、 Ｔｒ２３と、同じく２個の
ＰチャネルＭＯＳトランジスタＴｒ２４ 、 Ｔｒ２５
が第一の電源電圧としてのグランドと第二の電源電圧Ｖ
ＥＥとの間でそれぞれ直列に接続されて構成され、入力
端子ＢはトランジスタＴ ｒ２３及びトランジスタＴ「
２４に接続され、入力端子ＢはトランジスタＴ「２２及
びトランジスタＴ「２５に接続されている。また、入力
端子Ｂはバッファゲート３ａのトランジスタＴｒｉ４に
接続され、入力端子Ｂはバッファゲート３ｂのトランジ
スタＴ「１６に接続される。
バッファゲート３ａのトランジスタＴｒ１４ 、 Ｔ「
１５には前記負荷素子ＺとしてＮチャネルＭＯＳトラン
ジスタＴｒ２６ 、 Ｔｒ２７が接続されている。
１５には前記負荷素子ＺとしてＮチャネルＭＯＳトラン
ジスタＴｒ２６ 、 Ｔｒ２７が接続されている。
そして、バッファゲート３ａのトランジスタＴｒ２６
、 Ｔｒ１５のゲートがレベル変換回路４のトランジス
タＴｒ２２ 、 Ｔｒ２３間に接続され、トランジスタ
Ｔ「２７のゲートは出力端子Ｑに接続されている。
、 Ｔｒ１５のゲートがレベル変換回路４のトランジス
タＴｒ２２ 、 Ｔｒ２３間に接続され、トランジスタ
Ｔ「２７のゲートは出力端子Ｑに接続されている。
トランジスタＴ「１８のベース・エミッタ間にはダイオ
ードＤ１がベース側をカソードとして並列に接続されて
いる。
ードＤ１がベース側をカソードとして並列に接続されて
いる。
また、バッフアゲ−）３ｂもバッファゲート３ａと同様
に構成されている。
に構成されている。
次に、このように構成されたレベル変換回路４及びバッ
ファゲート３ａ、３ｂの動作を説明する。
ファゲート３ａ、３ｂの動作を説明する。
さて、入力端子ＢにＨレベル、入力端子ＢにＬレベルの
信号がＥＣＬゲート回路１から入力されると、トランジ
スタＴｒ１４ 、 Ｔｒ２３ 、 Ｔｒ２４はオフされ
、トランジスタＴｒ２２ 、 Ｔｒ１６ 、 Ｔｒ２５
がオンされる。すると、トランジスタＴ「２２のオンに
基いてトランジスタＴｒ２６ 、 Ｔｒ１５がオンされ
、これに基いてトランジスタＴ「１８がオフされるとと
もにトランジスタＴ「１９がオンされるので、出力端子
ＱにＬレベルの信号が出力される。また、トランジスタ
Ｔｒ１８ 、 Ｔｒ２５のオンに基いてトランジスタＴ
ｒ２８ 、 Ｔｒ１７はオフされ、トランジスタＴ ｒ
２０がオンされるとともにトランジスタＴｒ２１がオフ
されて出力端子ＱにＨレベルの信号が出力される。
信号がＥＣＬゲート回路１から入力されると、トランジ
スタＴｒ１４ 、 Ｔｒ２３ 、 Ｔｒ２４はオフされ
、トランジスタＴｒ２２ 、 Ｔｒ１６ 、 Ｔｒ２５
がオンされる。すると、トランジスタＴ「２２のオンに
基いてトランジスタＴｒ２６ 、 Ｔｒ１５がオンされ
、これに基いてトランジスタＴ「１８がオフされるとと
もにトランジスタＴ「１９がオンされるので、出力端子
ＱにＬレベルの信号が出力される。また、トランジスタ
Ｔｒ１８ 、 Ｔｒ２５のオンに基いてトランジスタＴ
ｒ２８ 、 Ｔｒ１７はオフされ、トランジスタＴ ｒ
２０がオンされるとともにトランジスタＴｒ２１がオフ
されて出力端子ＱにＨレベルの信号が出力される。
一方、入力端子Ｂ、Ｂの入力信号が反転されると上記動
作はすべて反転して出力端子ＱからＨレベルの信号が出
力され、出力端子ＱからＬレベルの信号が出力される。
作はすべて反転して出力端子ＱからＨレベルの信号が出
力され、出力端子ＱからＬレベルの信号が出力される。
このような動作中において、トランジスタＴｒ２７ 、
Ｔｒ２９はトランジスタＴｒｉ９ 、 Ｔｒ２１がオ
ン状態からオフされる場合にオンされ、トランジスタＴ
ｒ１９ 、 Ｔｒ２１のオフ動作を高速化して各出力端
子Ｑ、ＱのＬレベルからＨレベルへの反転を高速化する
作用をなす、また、ダイオードＤ１はトランジスタＴｒ
１８ 、 Ｔｒ２０のオフ動作時にベース・エミッタ間
に発生する逆バイアスを吸収して同トランジスタＴｒ１
８ 、 Ｔｒ２０を保護する作用をなす。
Ｔｒ２９はトランジスタＴｒｉ９ 、 Ｔｒ２１がオ
ン状態からオフされる場合にオンされ、トランジスタＴ
ｒ１９ 、 Ｔｒ２１のオフ動作を高速化して各出力端
子Ｑ、ＱのＬレベルからＨレベルへの反転を高速化する
作用をなす、また、ダイオードＤ１はトランジスタＴｒ
１８ 、 Ｔｒ２０のオフ動作時にベース・エミッタ間
に発生する逆バイアスを吸収して同トランジスタＴｒ１
８ 、 Ｔｒ２０を保護する作用をなす。
以上のように構成された論理回路では、バッファゲート
３ａ、３ｂの入力段のＰチャネルＭＯＳトランジスタＴ
ｒ１４ 、 Ｔｒ１θはＥＣＬゲート回路１の出力信号
で直接駆動され、ＮチャネルＭＯＳトランジスタＴｒ２
６ 、 Ｔｒ１５及び同Ｔｒ２８． Ｔｒ１７は２個ず
つのＰチャネルＭＯＳトランジスタＴｒ２２ 、 Ｔｒ
２３及び同Ｔｒ２４ 、 Ｔｒ２５から構成されるレベ
ル変換回路４を介して駆動される。従って、バッファゲ
ート３ａ、３ｂの入力段はＥＣＬゲート回路１で直接駆
動されるか、あるいは一段のＰチャネルＭＯＳトランジ
スタを介して駆動されるので、動作速度が向上するとと
もに、レベル変換回路４の素子数が前記従来例に比較し
て減少するので集積度も向上する。
３ａ、３ｂの入力段のＰチャネルＭＯＳトランジスタＴ
ｒ１４ 、 Ｔｒ１θはＥＣＬゲート回路１の出力信号
で直接駆動され、ＮチャネルＭＯＳトランジスタＴｒ２
６ 、 Ｔｒ１５及び同Ｔｒ２８． Ｔｒ１７は２個ず
つのＰチャネルＭＯＳトランジスタＴｒ２２ 、 Ｔｒ
２３及び同Ｔｒ２４ 、 Ｔｒ２５から構成されるレベ
ル変換回路４を介して駆動される。従って、バッファゲ
ート３ａ、３ｂの入力段はＥＣＬゲート回路１で直接駆
動されるか、あるいは一段のＰチャネルＭＯＳトランジ
スタを介して駆動されるので、動作速度が向上するとと
もに、レベル変換回路４の素子数が前記従来例に比較し
て減少するので集積度も向上する。
次に、この発明の第二の実施例を第３図に従って説明す
る。
る。
この実施例は各パブファゲート３ａ、３ｂのトランジス
タＴｒ２７ 、 Ｔｒ２９のゲートが互いに他のバッフ
アゲ−）３ａ、３ｂの入力端子に接続されている点を除
いて前記実施例と同一である。
タＴｒ２７ 、 Ｔｒ２９のゲートが互いに他のバッフ
アゲ−）３ａ、３ｂの入力端子に接続されている点を除
いて前記実施例と同一である。
このような構成によりトランジスタＴｒ２７ 、 Ｔｒ
２９の立上がりが前記第一の実施例に比べて速くなるた
め、出力信号Ｑ、Ｑの立上がりが速くなり、これ以外の
点では前記第一の実施例と同様に動作する。
２９の立上がりが前記第一の実施例に比べて速くなるた
め、出力信号Ｑ、Ｑの立上がりが速くなり、これ以外の
点では前記第一の実施例と同様に動作する。
次に、この発明の第三の実施例を第４図に従って説明す
る。
る。
この実施例は前記実施例のレベル変換回路４のトランジ
スタＴ ｒ２２をバッファゲート３ａのトランジスタＴ
「１４と共通化し、同じくトランジスタＴ ｒ２４をバ
ッファゲート３ｂのトランジスタＴｒｉ６と共通化し、
各バッファゲート３ａ、３ｂのトランジスタＴｒ２６
、 Ｔｒ１５及び同Ｔｒ２８ 、 Ｔｒ１７のゲートは
互いに他のバッファゲート３ａ、３ｂのトランジスタＴ
ｒ１ｇ 、 Ｔｒ２０のベースにそれぞれ接続されてい
る。また、バッファゲート３ａのトランジスタＴ「２７
のゲートはトランジスタＴｒ１８のベースに接続され、
バッファゲート３ｂのトランジスタＴ ｒ２９のゲート
はトランジスタＴ ｒ２０のベースに接続されている。
スタＴ ｒ２２をバッファゲート３ａのトランジスタＴ
「１４と共通化し、同じくトランジスタＴ ｒ２４をバ
ッファゲート３ｂのトランジスタＴｒｉ６と共通化し、
各バッファゲート３ａ、３ｂのトランジスタＴｒ２６
、 Ｔｒ１５及び同Ｔｒ２８ 、 Ｔｒ１７のゲートは
互いに他のバッファゲート３ａ、３ｂのトランジスタＴ
ｒ１ｇ 、 Ｔｒ２０のベースにそれぞれ接続されてい
る。また、バッファゲート３ａのトランジスタＴ「２７
のゲートはトランジスタＴｒ１８のベースに接続され、
バッファゲート３ｂのトランジスタＴ ｒ２９のゲート
はトランジスタＴ ｒ２０のベースに接続されている。
このような構成により、前記実施例より素子数が減少し
て集積度がさらに向上する。そして、トランジスタＴｒ
２７ 、 Ｔｒ２９の立上がりが前記第一の実施例に比
べて速くなるため、出力信号Ｑ、Ｑの立上がりが速くな
り、これ以外の点では前記第一の実施例と同機に動作す
る。
て集積度がさらに向上する。そして、トランジスタＴｒ
２７ 、 Ｔｒ２９の立上がりが前記第一の実施例に比
べて速くなるため、出力信号Ｑ、Ｑの立上がりが速くな
り、これ以外の点では前記第一の実施例と同機に動作す
る。
［発明の効果］
以上詳述したように、この発明はＥＣＬレベルの信号を
ＴＴＬレベルに変換する変換回路において、集積度を低
下させることなく動作速度を向上させることができる優
れた効果を発揮する。
ＴＴＬレベルに変換する変換回路において、集積度を低
下させることなく動作速度を向上させることができる優
れた効果を発揮する。
第１図は本発明の原理説明図、
第２図は本発明の第一の実施例を示す回路図、第３図は
本発明の第二の実施例を示す回路図、第４図は本発明の
第三の実施例を示す回路図、第５図は従来例を示す回路
図、 第６図は従来のバッファゲートを示す回路図である。 図中、 １はＥＣＬゲート回路図、 ３ａ、３ｂはバッファゲート、 ４はレベル変換回路である。
本発明の第二の実施例を示す回路図、第４図は本発明の
第三の実施例を示す回路図、第５図は従来例を示す回路
図、 第６図は従来のバッファゲートを示す回路図である。 図中、 １はＥＣＬゲート回路図、 ３ａ、３ｂはバッファゲート、 ４はレベル変換回路である。
Claims (1)
- 【特許請求の範囲】 １、ＥＣＬゲート回路（１）から出力される相補関係に
ある第一及び第二の出力信号を内部回路に適合させるた
めＴＴＬレベルに変換するレベル変換回路（３、４）で
あって、 該レベル変換回路（３、４）はゲートに前記第二の出力
信号を受ける第一のＰチャネルトランジスタと、ゲート
に前記第一の出力信号を受ける第二のＰチャネルトラン
ジスタを第一及び第二の電源電圧間に直列に接続して前
記２つのトランジスタの接続点から出力を得るレベル変
換部（４）と、一端が前記第一の電源電圧に接続され、
ゲートに前記第一の出力信号を受ける第三のＰチャネル
トランジスタと、一端が前記第二の電源電圧に接続され
、ゲートに前記レベル変換部（４）の出力を受けるＮチ
ャネルトランジスタと、前記第三のＰチャネルトランジ
スタ及びＮチャネルトランジスタの出力をそれぞれ受け
て内部回路を駆動する第一及び第二のバイポーラトラン
ジスタを有するバッファゲート部（３ａ、３ｂ）と、 を有することを特徴とする半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1123414A JPH02303216A (ja) | 1989-05-17 | 1989-05-17 | 半導体集積回路 |
| KR9006913A KR930007565B1 (en) | 1989-05-17 | 1990-05-15 | Level conversion circuit for converting ecl-level signal in to ttl-level signal |
| EP19900401311 EP0398808A3 (en) | 1989-05-17 | 1990-05-16 | Level conversion circuit for converting elc-level signal into ttl-level signal |
| US07/524,467 US5138199A (en) | 1989-05-17 | 1990-05-17 | Level conversion circuit for converting ecl-level signal into ttl-level signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1123414A JPH02303216A (ja) | 1989-05-17 | 1989-05-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02303216A true JPH02303216A (ja) | 1990-12-17 |
Family
ID=14859970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1123414A Pending JPH02303216A (ja) | 1989-05-17 | 1989-05-17 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5138199A (ja) |
| EP (1) | EP0398808A3 (ja) |
| JP (1) | JPH02303216A (ja) |
| KR (1) | KR930007565B1 (ja) |
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|---|---|---|---|---|
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| JP2734254B2 (ja) * | 1991-10-15 | 1998-03-30 | 日本電気株式会社 | レベル変換回路 |
| US6111433A (en) * | 1998-06-03 | 2000-08-29 | Exar Corporation | Differential output driver with monotonic output transitions |
| US6236233B1 (en) | 1999-04-09 | 2001-05-22 | International Business Machines Corporation | Method and system for translating TTL off-chip drive for integrated circuit with negative substrate bias |
| WO2007136559A2 (en) * | 2006-05-16 | 2007-11-29 | Michigan State University | Conductive coatings produced by monolayer deposition on surfaces |
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| DE102017115511A1 (de) * | 2017-07-11 | 2019-01-17 | Knorr-Bremse Systeme für Nutzfahrzeuge GmbH | Pegelwandler und ein Verfahren zum Wandeln von Pegelwerten in Fahrzeugsteuergeräten |
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| JPS63202126A (ja) * | 1987-02-17 | 1988-08-22 | Toshiba Corp | 論理回路 |
| DE3878345T2 (de) * | 1987-08-17 | 1993-05-27 | Nippon Electric Co | Bimosschaltung, faehig zum betrieb bei hoher geschwindigkeit mit niedrigem verbrauch. |
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-
1989
- 1989-05-17 JP JP1123414A patent/JPH02303216A/ja active Pending
-
1990
- 1990-05-15 KR KR9006913A patent/KR930007565B1/ko not_active Expired - Fee Related
- 1990-05-16 EP EP19900401311 patent/EP0398808A3/en not_active Withdrawn
- 1990-05-17 US US07/524,467 patent/US5138199A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR930007565B1 (en) | 1993-08-12 |
| EP0398808A2 (en) | 1990-11-22 |
| EP0398808A3 (en) | 1991-07-03 |
| KR900019383A (ko) | 1990-12-24 |
| US5138199A (en) | 1992-08-11 |
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