JPS5910090B2 - 出力ドライバ−回路 - Google Patents
出力ドライバ−回路Info
- Publication number
- JPS5910090B2 JPS5910090B2 JP49023981A JP2398174A JPS5910090B2 JP S5910090 B2 JPS5910090 B2 JP S5910090B2 JP 49023981 A JP49023981 A JP 49023981A JP 2398174 A JP2398174 A JP 2398174A JP S5910090 B2 JPS5910090 B2 JP S5910090B2
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- JP
- Japan
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- circuit
- transistor
- drive
- transistors
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Description
【発明の詳細な説明】
本発明は高レベル、低レベルおよび高インピーダンスの
３状態の出力を実現する出力ドライバー回路の改良に関
するものである。
３状態の出力を実現する出力ドライバー回路の改良に関
するものである。
次に従来の出力ドライバー回路の一例を第１図により説
明する。
明する。
ここでは各トランジスタはＰ−チャンネルＭＯＳ型とし
て説明するがＮ−チャンネルＭＯＳ型についても電位が
逆転するだけでその説明は同様である。
て説明するがＮ−チャンネルＭＯＳ型についても電位が
逆転するだけでその説明は同様である。
さらに信号の伝達可能な状態を状態Ａ、出力インピーダ
ンスの高い状態を状態Ｂとする。
ンスの高い状態を状態Ｂとする。
即ち図において、負荷トランジスタＱ，および駆動トラ
ンジスタＱ１。
ンジスタＱ１。
がともにエンハンスメント型素子で構成されたインバー
タ回路の駆動はデプレツション型の負荷トランジスタＱ
１と直列に接続されたエン・・ンスメント型素子からな
る駆動トランシスタＱ２の入力信号ＩＮによって動作す
るデブレツション型素子の負荷トランジスタＱ３、エン
ハンスメント型素子からなる駆動トランジスタＱ． ，
Ｑ，からなる第１の駆動回路及び同じくデプレツショ
ン型素子の負荷トランジスタＱ６エンハンスメント型素
子からなる駆動トランジスタＱ７ｔＱ８からなる第２の
駆動回路によって行なわれ、図に示すように電圧ＶＤＤ
，ｖｓｓが印加されると共に駆動トランジスタＱ， ，
Ｑ．には第１の信号Ｅが印加されるようになっている
。
タ回路の駆動はデプレツション型の負荷トランジスタＱ
１と直列に接続されたエン・・ンスメント型素子からな
る駆動トランシスタＱ２の入力信号ＩＮによって動作す
るデブレツション型素子の負荷トランジスタＱ３、エン
ハンスメント型素子からなる駆動トランジスタＱ． ，
Ｑ，からなる第１の駆動回路及び同じくデプレツショ
ン型素子の負荷トランジスタＱ６エンハンスメント型素
子からなる駆動トランジスタＱ７ｔＱ８からなる第２の
駆動回路によって行なわれ、図に示すように電圧ＶＤＤ
，ｖｓｓが印加されると共に駆動トランジスタＱ， ，
Ｑ．には第１の信号Ｅが印加されるようになっている
。
このような出力ドライバー回路において、状態Ｂ、すな
わちインバータ回路を構成するトランジス’） Ｑ９
− Ｑｔｏがともにオフ状態となる場合を実現するため
には第１の信号Ｅを低レベルにしてトランジスタＱ９
ｔ Ｑｔｏのゲートに印加される電位を高レベルにする
必要がある。
わちインバータ回路を構成するトランジス’） Ｑ９
− Ｑｔｏがともにオフ状態となる場合を実現するため
には第１の信号Ｅを低レベルにしてトランジスタＱ９
ｔ Ｑｔｏのゲートに印加される電位を高レベルにする
必要がある。
この時第１の駆動回路のトランジスタＱ３， Ｑ．のル
ート、第２の駆動回路のトランジスタＱ． ， Ｑ．の
ルートを通じて定常電流が流れ、さらに入力信号ＩＮが
０の時にはトランジスタＱ．，Ｑ２のルートにも定常電
流が流れるため消費電流は最大となる。
ート、第２の駆動回路のトランジスタＱ． ， Ｑ．の
ルートを通じて定常電流が流れ、さらに入力信号ＩＮが
０の時にはトランジスタＱ．，Ｑ２のルートにも定常電
流が流れるため消費電流は最大となる。
状態ＡにおいてはＩＮの値により第１の駆動回路のトラ
ンジスタＱ３，Ｑ４のルート、第２の駆動回路のトラン
ジスタＱ６， Ｑ７に定常電流が流れるか、またはトラ
ンジスタＱ１，Ｑ２および第２の駆動回路のトランジス
タＱ６， Ｑ７のルートのどちらかに電流が流れるかで
あるため、状態Ｂにおける方が状態Ａにおけるよりも多
犬の消費電流が流れることになり、この回路例ではほぼ
２倍となる。
ンジスタＱ３，Ｑ４のルート、第２の駆動回路のトラン
ジスタＱ６， Ｑ７に定常電流が流れるか、またはトラ
ンジスタＱ１，Ｑ２および第２の駆動回路のトランジス
タＱ６， Ｑ７のルートのどちらかに電流が流れるかで
あるため、状態Ｂにおける方が状態Ａにおけるよりも多
犬の消費電流が流れることになり、この回路例ではほぼ
２倍となる。
即ち出力インピーダンスの高い状態で消費電流が最大と
なり、この様な回路を複数個使用し、出力端子の数が多
くなると熱の発生とか電源の容量の大形化などの問題が
おこる欠点があった。
なり、この様な回路を複数個使用し、出力端子の数が多
くなると熱の発生とか電源の容量の大形化などの問題が
おこる欠点があった。
本発明は前記欠点に鑑みなされたものであり、出力イン
ピーダンス高い状態における消費電流を低減して前記欠
点を除去し、併せて回路特性を更に改善することを目的
としている。
ピーダンス高い状態における消費電流を低減して前記欠
点を除去し、併せて回路特性を更に改善することを目的
としている。
次に本発明の出力ドライバー回路の一実施例を第２図に
より説明する。
より説明する。
ここでは各トランジスタはＰ−チャンネルＭＯＳ型とし
て説明するがＮーチャンネルＭＯＳ型についても電位が
逆転するだけでその説明は同様である。
て説明するがＮーチャンネルＭＯＳ型についても電位が
逆転するだけでその説明は同様である。
また信号の伝達可能な状態を状態Ａ、出力インピーダン
スの高い状態を状態Ｂとし，更にトランジスタは同一付
号で示してある。
スの高い状態を状態Ｂとし，更にトランジスタは同一付
号で示してある。
即ち図において負荷のトランジスタＱ９および駆動トラ
ンジスタＱ１ｏがともにエンハンスメント型素子で構成
されたインバータ回路の駆動はデプレツション型の負荷
トランジスタＱ１と直列に接続されたエンハンスメント
型素子からなる駆動トランジスタＱ２の入力信号ＩＮに
よって動作するデプレツション型素子の負荷トランジス
タＱ３エンハンスメント型素子からなる駆動トランジス
タＱ． ， Ｑ，からなる第１の駆動回路及び同じくデ
プレツション型素子の負荷トランジスタＱ６、エンハン
スメント型素子からなる駆動トランジスタＱ７，Ｑ８か
らなる第２の駆動回路によって行なわれ図に示すように
電圧■ＤＤ，■ｓｓが印加されると共に駆動トランジス
タＱ， ， Ｑ．のゲートには共通の第１の信号Ｅが印
加され、負荷トランジスタＱ３，Ｑ６のゲートには第１
の信号Ｅを反転した第２の信号Ｅが印加されるようにな
っている。
ンジスタＱ１ｏがともにエンハンスメント型素子で構成
されたインバータ回路の駆動はデプレツション型の負荷
トランジスタＱ１と直列に接続されたエンハンスメント
型素子からなる駆動トランジスタＱ２の入力信号ＩＮに
よって動作するデプレツション型素子の負荷トランジス
タＱ３エンハンスメント型素子からなる駆動トランジス
タＱ． ， Ｑ，からなる第１の駆動回路及び同じくデ
プレツション型素子の負荷トランジスタＱ６、エンハン
スメント型素子からなる駆動トランジスタＱ７，Ｑ８か
らなる第２の駆動回路によって行なわれ図に示すように
電圧■ＤＤ，■ｓｓが印加されると共に駆動トランジス
タＱ， ， Ｑ．のゲートには共通の第１の信号Ｅが印
加され、負荷トランジスタＱ３，Ｑ６のゲートには第１
の信号Ｅを反転した第２の信号Ｅが印加されるようにな
っている。
このような出力ドライバー回路は、状態Ａでは信号の伝
達を速くするためには 負荷トランジスタＱ３，Ｑ６の
相互コンダクタンスｆｉｍが大きい方がよく、状態Ｂに
おいてはインバータのトランジスタＱ９ ｅ Ｑｔｏの
ゲート電位の保持だけでよいという点に着目し、負荷ト
ランジスタＱ３，Ｑ．のゲート電位を第１の信号Ｅを反
転した第２の信号Ｅによって変化させて消費電流が少な
くする点を特徴とするものである。
達を速くするためには 負荷トランジスタＱ３，Ｑ６の
相互コンダクタンスｆｉｍが大きい方がよく、状態Ｂに
おいてはインバータのトランジスタＱ９ ｅ Ｑｔｏの
ゲート電位の保持だけでよいという点に着目し、負荷ト
ランジスタＱ３，Ｑ．のゲート電位を第１の信号Ｅを反
転した第２の信号Ｅによって変化させて消費電流が少な
くする点を特徴とするものである。
この実施例では状態Ａにおいては消費電流は従来例とほ
ぼ同じであるが状態Ｂにおいては１／６程度に少なくな
っている。
ぼ同じであるが状態Ｂにおいては１／６程度に少なくな
っている。
この回路における状態ＡのトランジスタＱ３． Ｑ６の
ゲート電位は従来の回路ら比べて低く、ｇｍが大きいの
で同じだけ電流を流すにはトランジスタの寸法を小さく
できるため設計上有利である。
ゲート電位は従来の回路ら比べて低く、ｇｍが大きいの
で同じだけ電流を流すにはトランジスタの寸法を小さく
できるため設計上有利である。
またそれにともなって第１の信号Ｅ、第２の信号Ｅの信
号線の容量性負荷が小さくなるので信号Ｅ，Ｅの伝達時
間、すなわち状態Ａと状態Ｂとの遷移時間が短かくなる
利点が生じる。
号線の容量性負荷が小さくなるので信号Ｅ，Ｅの伝達時
間、すなわち状態Ａと状態Ｂとの遷移時間が短かくなる
利点が生じる。
なお■ｓｓ，■ＤＤは電源電圧を示すものであってＰ−
チャンネルＭＯＳ型素子の場合では■ｓｓ〉■ＤＤであ
る。
チャンネルＭＯＳ型素子の場合では■ｓｓ〉■ＤＤであ
る。
第４図は本発明の回路を双方向性多入力出力型ドライバ
ーに応用した例であって、この回路図では第２図の回路
は第３図の記号をもって示してある。
ーに応用した例であって、この回路図では第２図の回路
は第３図の記号をもって示してある。
このドライバーにおいては制御信号Ｅ１，Ｅ２を変化さ
せることにより、次の４通りの状態をとる。
せることにより、次の４通りの状態をとる。
ただし、″０”はレベル、″ｌ”は高レベルである。
？来の回路を使用する場合にはＥ１＝″′０”，Ｅ ２
−＝ ？＋ ０１１で双方向とも状態Ｂとなり消費電流
が増大となるが、本発明の回路を使用する場合ではＥ＝
゛Ｑ １１ ， Ｅ２二゛１″またはＥ１二ｔｌ ｌ
ｌｌ，Ｅ２二４１ ０ ？＋で最大となり、その値は従
来例に比べ１７３程度にまで減少する。
−＝ ？＋ ０１１で双方向とも状態Ｂとなり消費電流
が増大となるが、本発明の回路を使用する場合ではＥ＝
゛Ｑ １１ ， Ｅ２二゛１″またはＥ１二ｔｌ ｌ
ｌｌ，Ｅ２二４１ ０ ？＋で最大となり、その値は従
来例に比べ１７３程度にまで減少する。
−上記より明らかなように、本発明の出力ドライバー回
路においては、同じ出力電流のとれる従来例に比べて消
費電流は数分の１にも減少する。
路においては、同じ出力電流のとれる従来例に比べて消
費電流は数分の１にも減少する。
状態Ａにおいては負荷トランジスタのゲート印加電圧が
低く、相互コンダクタンスが大きいためトランジスタの
寸法を小さくできる。
低く、相互コンダクタンスが大きいためトランジスタの
寸法を小さくできる。
さらに信号Ｅ，Ｅの容量性負荷が小さくなり、状態Ａと
状態Ｂとの遷移時間が短くなる等の利点があるので実用
に供して極めて有効である。
状態Ｂとの遷移時間が短くなる等の利点があるので実用
に供して極めて有効である。
第１図は従来の出力ドライバー回路の一例の結線図、第
２図は本発明に係わる出力ドライバー回路の一実施例の
結線図、第３図は第２図の回路を表示する記号図、第４
図は本発明の回路を双方向多入力出力型ドライバーに応
用した場合の結線図である。 Ｑ．，Ｑ２，Ｑ３・・・・・・デプレツション型ＭＯＳ
トランジスタ、Ｑ２〜Ｑ．．（Ｑ３，Ｑ．を除＜）・・
・・・・エンハンスメント型ＭＯＳ｝ランジスタ。
２図は本発明に係わる出力ドライバー回路の一実施例の
結線図、第３図は第２図の回路を表示する記号図、第４
図は本発明の回路を双方向多入力出力型ドライバーに応
用した場合の結線図である。 Ｑ．，Ｑ２，Ｑ３・・・・・・デプレツション型ＭＯＳ
トランジスタ、Ｑ２〜Ｑ．．（Ｑ３，Ｑ．を除＜）・・
・・・・エンハンスメント型ＭＯＳ｝ランジスタ。
Claims (1)
- １ 第１の負荷トランジスタ及び第１の駆動トランジス
タが第１の回路点を介して直列接続されかつともにエン
ハンスメント型素子で構成されたインバータ回路と、デ
プレツション型の第２の負荷トランジスタ及び互いに並
列接続されたエンハンスメント型の第２及び第３の駆動
トランジスタが第２の回路点を介して直列接続された第
１の駆動回路と、デプレツション型の第３の負荷トラン
ジスタ及び互いに並列接続されたエンハンスメント型の
第４及び第５の駆動トランジスタが第３の回路点を介し
て直列接続された第２の駆動回路とを有し、第３の回路
点が第１の負荷トランジスタ及び第３の駆動トランジス
タの入力端子に、又第２の回路点が第１の駆動トランジ
スタの入力端子に接続され、第５の駆動トランジスタの
入力端子および第１の回路点が夫々入力端子及び出力端
子である出力ドライバー回路に於いて、前記第２及び第
４の駆動トランジスタの入力端子に共通の第１の信号を
印加すると共に前記第２及び第３の負荷トランジスタの
入力端子に第１の信号を反転した第２の信号を共通に印
加するようにしたことを特徴とする出力ドライバー回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49023981A JPS5910090B2 (ja) | 1974-02-28 | 1974-02-28 | 出力ドライバ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49023981A JPS5910090B2 (ja) | 1974-02-28 | 1974-02-28 | 出力ドライバ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS50117363A JPS50117363A (ja) | 1975-09-13 |
| JPS5910090B2 true JPS5910090B2 (ja) | 1984-03-07 |
Family
ID=12125725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49023981A Expired JPS5910090B2 (ja) | 1974-02-28 | 1974-02-28 | 出力ドライバ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5910090B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760735A (en) * | 1980-09-27 | 1982-04-12 | Toshiba Corp | Semiconductor integrated circuit device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5240187B2 (ja) * | 1973-12-04 | 1977-10-11 |
-
1974
- 1974-02-28 JP JP49023981A patent/JPS5910090B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS50117363A (ja) | 1975-09-13 |
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