JPH02304651A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明はデータ処理装置に関し、特にデータキャシュ方
式のデータ処理装置に関する。

〔従来の技術〕

従来、この種のデータ処理装置は、上位装置より高速記
憶に貯蔵するデータの貯蔵方式を指定することにより、
低速記憶のデータの１部を高速記憶に貯蔵し、上位装置
より読出書込要求があった場合、続出書込要求アドレス
と高速記憶に貯蔵されたデータのアドレス比較を行い、
目的のデータであれば、低速記憶に対する読出書込動作
を行わず、高速記憶の読出・書込動作を行い処理性能を
高めていた。

〔発明が解決しようとする課題〕

したがって従来は上位装置から高速記憶に貯蔵するデー
タの貯蔵方式を指定する必要があり、さらに指定された
方式が実際の使用ひん度と一致していない場合は性能が
十分に上がらない欠点があった。

本発明の目的は低速記憶のデータ読出書込アドレスの統
計情報を利用することにより上記欠点を解決し、上位装
置よりの高速記憶に貯蔵する貯蔵方式指定をなくし、実
際に使用ひん度の高いデータを高速記憶に貯蔵し、処理
性能を従来装置より高めた装置を提供することにある。

〔課題を解決するための手段〕

本発明のデータ処理装置は、低速記憶のデータ読出・書
込アドレスを貯蔵する低速記憶アドレスレジスタ、低速
記憶アドレスレジスタの出力アドレスごとのデータ読出
書込回数を貯蔵する低速記憶アドレス記憶手段、低速記
憶アドレス記憶手段のデータ読出書込回数をアドレスご
とに比較する低速記憶アドレス比較手段、既に低速記憶
に貯蔵されたデータの１部を貯蔵するデータ高速記憶手
段、データ高速記憶手段に貯蔵されたデータの続出書込
アドレスを貯蔵する高速記憶アドレスレジスタ、高速記
憶アドレスレジスタ及び低速記憶アドレスレジスタのデ
ータ読出書込アドレスを比較する高速記憶アドレス比較
手段、及び高速記憶アドレス比較手段及び低速記憶アド
レス比較手段の比較結果によりデータ処理方法を決定す
るデータ処理手段を含んで構成されている。

〔実施例〕

次に本発明について図面を参照して詳細に説明する。

本発明の実施例を示す第１図において、本発明のデータ
処理装置は、低速記憶のデータ読出書込アドレスを貯蔵
する低速記憶アドレスレジスタ１００、低速記憶アドレ
スレジスタ１００の出力アドレス１０１ごとのデータ読
出書込み回数を貯蔵する低速記憶アドレス記憶手段２０
０、低速記憶アドレス記憶手段２００のデータ読出書込
回数をアドレスごとに比較する低速記憶アドレス比較手
段３００、既に低速記憶に貯蔵されたデータの異なるア
ドレスのデータを各高速記憶に貯蔵する第１データ高速
記憶手段６００、第２データ高速記憶手段６１０．・・
・第Ｎデータ高速記憶手段６ＮＯ１各データ高速記憶手
段に対応して、貯蔵されたデータの続出書込アドレスを
貯蔵する第１高速記憶アドレスレジスタ５００、第２高
速記憶アドレスレジスタ５１０．・・・第Ｎ高速記憶ア
ドレスレジスタ５ＮＯ，第１高速記憶アドレスレジスタ
５００の出力アドレス５０１、第２高速記憶アドレスレ
ジスタ５１０の出力アドレス５１１．・・・第Ｎ高速記
憶アドレスレジスタ５ＮＯの出力アドレス５Ｎ１及び低
速記憶アドレスレジスタ１００の出力アドレス１０１の
データ読出書込アドレス比較する高速記憶アドレス比較
手段４００、高速記憶アドレス比較手段４００のデータ
高速記憶手段ごとの比較結果出力４０１，４１１．・・
・４Ｎ１、低速記憶アドレス比較手段３００のデータ高
速記憶手段ごとの比較結果出力３０１，３１１．・・・
３Ｎ１により、低速記憶（図示せず）のデータ線７０１
、上位装置（図示せず）のデータ線７１１、各データ高
速記憶手段のデータ線６０１゜６１１、・・・６Ｎ１の
接続を行うデータ処理手段７００から構成されている。

本構成において、上位装置より低速記憶にデータの続出
書込命令が出された場合、まずデータの読出書込アドレ
スが低速記憶アドレスレジスタ１００に貯蔵され、低速
アドレスレジスタの出力１０１と既に第１〜第Ｎデータ
高速記憶手段６００，６０１．・・・６ＮＯに貯蔵され
たデータの各読出書込アドレスを貯蔵する第１〜第Ｎ高
速アドレスレジスタ５００，５１０、・・・５ＮＯの出
力５０１，５１１．・・・５Ｎ１とのアドレス比較を高
速記憶アドレス比較手段４００にて行い、一致したアド
レスに対応する信号線４Ｎ１のみを有効にし、データ処
理手段７００に知らせる。データ処理手段７００では、
アドレスが一致した高速記憶が存在する場合は上位装置
のデータ線７１１とアドレスの一致した高速記憶のデー
タ線６Ｎ１とを接続し、上位装置と高速記憶６Ｎｌとの
間でデータのやりとりを行う。アドレスが一致しない場
合は上位装置のデータ線７１１と低速記憶のデータ線７
０１とを接続し、上位装置と低速記憶との間でデータの
やりとりを行う。

上記動作に並行して低速記憶アドレス記憶手段２００に
上位装置より要求されたデータ読出書込回数をアドレス
ごとに貯蔵し、低速記憶アドレス比較手段３００にて、
データ読出書込回数をアドレスごとに比較し、読出書込
回数の大きさが第Ｎ＋１番目になったアドレスに対応す
る信号線３Ｎ１のみを有効にする。データ処理手段７０
０では低速記憶アドレス比較手段の比較結果信号３Ｎ１
が有効になると低速記憶のデータ線７０１と比較結果信
号３Ｎ１に対応する第Ｎデータ高速記憶手段６ＮＯのデ
ータ線６Ｎ１とを接続し、第Ｎ高速記憶アドレスレジス
タ５ＮＯの出力アドレスにもとづいて、第Ｎデータ高速
記憶手段６ＮＯのデータを低速記憶に書戻した後、上位
装置のデータ線７１１と低速記憶のデータ線７０１とを
接続し上位装置と低速記憶との間でデータのやりとりを
行う場合に、第Ｎデータ高速記憶手段６ＮＯを経由して
行う、同時に第Ｎ高速記憶アドレスレジスタ５ＮＯの更
新・を行う。以上により第１〜第Ｎ高速記憶６００〜６
ＮＯには常にデータの読出書込回数の大きさが第１〜第
Ｎ番目の記憶内容が貯蔵されることになる。

〔発明の効果〕

本発明には、以上説明したように低速記憶のデータ読出
書込アドレスの統計情報を記憶し、統計情報の値の大き
さの順に処理装置の記憶手段にデータを記憶するように
構成することにより、上位装置よりのデータ貯蔵方式指
定をなくし、さらに処理性能を高めることができるとい
う効果がある。

図面の簡単な説明 第１図は本発明の一実施例のブロック図である。

第１図において、１００は低速記憶アドレスレジスタ、
１０１は低速記憶アドレスレジスタ出力、２００は低速
記憶アドレス記憶手段、２０１は低速記憶アドレス記憶
手段出力、３００は低速記憶アドレス比較手段、３０１
，３１１．・・・３Ｎ１は各々第１．第２．・・・第Ｎ
データ高速記憶に対応する低速記憶アドレス比較手段結
果出力、４００は高速記憶アドレス比較手段、４０１，
４１１、・・・４Ｎ１は各々第１．第２．・・・第Ｎデ
ータ高速記憶に対応する高速記憶アドレス比較手段結果
出力、５００，５１０．・・・５ＮＯは各々第１．第２
、・・・第Ｎ高速記憶アドレスレジスタ、５０１゜５１
１、・・・５Ｎ１は各々第１．第２．・・・第Ｎ高速記
憶アドレスレジスタ出力、６００，６１０．・・・６Ｎ
Ｏは各々第１．第２．・・・第Ｎデータ高速記憶手段、
６０１，６１１．・・・６ＮＯは各々第１．第２、・・
・第Ｎ高速記憶手段出力、７００はデータ処理手段、７
０１は低速記憶データ線、７０２は上位装置のデータ線
である。

Claims (1)

【特許請求の範囲】
1. 低速記憶のデータ読出・書込アドレスを貯蔵する低速記
   憶アドレスレジスタ、該低速記憶アドレスレジスタの出
   力アドレスごとのデータ読出書込回数を貯蔵する低速記
   憶アドレス記憶手段、該低速記憶アドレス記憶手段のデ
   ータ読出書込回数をアドレスごとに比較する低速記憶ア
   ドレス比較手段、既に低速記憶に貯蔵されたデータの１
   部を貯蔵するデータ高速記憶手段、該データ高速記憶手
   段に貯蔵されたデータの読出書込アドレスを貯蔵する高
   速記憶アドレスレジスタ、該高速記憶アドレスレジスタ
   及び上記低速記憶アドレスレジスタのデータ読出書込ア
   ドレスを比較する高速記憶アドレス比較手段、及び該高
   速記憶アドレス比較手段及び上記低速記憶アドレス比較
   手段の比較結果によりデータ処理方法を決定するデータ
   処理手段を含むことを特徴とするデータ処理装置。