JPH02304938A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH02304938A JPH02304938A JP12569289A JP12569289A JPH02304938A JP H02304938 A JPH02304938 A JP H02304938A JP 12569289 A JP12569289 A JP 12569289A JP 12569289 A JP12569289 A JP 12569289A JP H02304938 A JPH02304938 A JP H02304938A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
液晶表示素子は低消費電力のフラットパネルディスプレ
イとして広く応用されている。中でも、スイッチング素
子を各画素に作り込んで駆動するアクティブマトリクス
方式は大容量高品質の表示素子としてテレビ、情゛報端
末等に用いられつつある。スイッチング素子としては薄
膜トランジスタ（以下ＴＰＴと記す）が使われる。
イとして広く応用されている。中でも、スイッチング素
子を各画素に作り込んで駆動するアクティブマトリクス
方式は大容量高品質の表示素子としてテレビ、情゛報端
末等に用いられつつある。スイッチング素子としては薄
膜トランジスタ（以下ＴＰＴと記す）が使われる。
本発明はＴＰＴの製造方法に関する。
第２図、第３図に従来の最も簡単な構造のＴＰＴを示す
。
。
第２図はフランスのＣＮＥＴグループが提案した２枚マ
スク法によるＴＰＴである。まず、ガラス等の基板１上
に透明型ｆｆｌ Ｉ Ｔ Ｏ’ （酸化インジウム）等
によるソース・ドレイン層８、半導体膜のオーミックコ
ンタクト層７が成膜され、第１のマスクでパタン化され
る。続いて、半導体膜のチャネル層４、ゲート絶縁膜６
、ゲート金属２が連続的に成膜され、第２のマスクでパ
タン化される。
スク法によるＴＰＴである。まず、ガラス等の基板１上
に透明型ｆｆｌ Ｉ Ｔ Ｏ’ （酸化インジウム）等
によるソース・ドレイン層８、半導体膜のオーミックコ
ンタクト層７が成膜され、第１のマスクでパタン化され
る。続いて、半導体膜のチャネル層４、ゲート絶縁膜６
、ゲート金属２が連続的に成膜され、第２のマスクでパ
タン化される。
オーミックコンタクト層７は同一の第２のマスクでパタ
ン化されれば良い。
ン化されれば良い。
第３図は松下電器グループが提案した２枚マスク法によ
るＴＰＴである。まず、ガラス等の基板１上にゲート金
属２が成膜され、第１のマスクでパタン化される。続い
て、ゲート絶縁膜６、半導体膜のチャネル層４、オーミ
ックコンタクト層７が連続的に成膜され、ゲート金属２
をマスクとした裏面露光法によってチャネル層４とオー
ミックコンタクト層７とがパタン化される。最後にソー
ス・ドレイン層８が成膜され第２のマスクでパタン化さ
れる。オーミックコンタクト層７は同一の第２のマスク
でパタン化可能である。
るＴＰＴである。まず、ガラス等の基板１上にゲート金
属２が成膜され、第１のマスクでパタン化される。続い
て、ゲート絶縁膜６、半導体膜のチャネル層４、オーミ
ックコンタクト層７が連続的に成膜され、ゲート金属２
をマスクとした裏面露光法によってチャネル層４とオー
ミックコンタクト層７とがパタン化される。最後にソー
ス・ドレイン層８が成膜され第２のマスクでパタン化さ
れる。オーミックコンタクト層７は同一の第２のマスク
でパタン化可能である。
第２図、第３図の従来例は何れも２枚のマスクで製造可
能な優れた方法である。しかし、幾つかの゛欠点が存在
する。
能な優れた方法である。しかし、幾つかの゛欠点が存在
する。
第２図の従来例の欠点は光に対して弱い事である。第２
図からも明らかな如く、ガラスからなる基板１側からの
光照射に対し半導体膜のチャネル層４が全（無防備であ
り光電流によりＴＰＴのスイッチング能力、特にＯＦＦ
特性が損なわれる。
図からも明らかな如く、ガラスからなる基板１側からの
光照射に対し半導体膜のチャネル層４が全（無防備であ
り光電流によりＴＰＴのスイッチング能力、特にＯＦＦ
特性が損なわれる。
１０万ルクスに及ぶ太陽光下の屋外での使用に耐えるた
めにはガラス基板側に光シールド用の膜（パタン）が必
要となる。以上のように第２図の従来例では実質上は２
枚マスクでは無理であり最低３枚のマスクが必要である
。
めにはガラス基板側に光シールド用の膜（パタン）が必
要となる。以上のように第２図の従来例では実質上は２
枚マスクでは無理であり最低３枚のマスクが必要である
。
第３図の従来例ではガラスからなる基板１側からの光に
対してはゲート金属２がシールドの役割を果たすため問
題は少ない。しかし裏面露光法を用いているため、マス
ク数は２枚であってもフォトリソ工程は３回であり工程
はそれ程簡単ではない。
対してはゲート金属２がシールドの役割を果たすため問
題は少ない。しかし裏面露光法を用いているため、マス
ク数は２枚であってもフォトリソ工程は３回であり工程
はそれ程簡単ではない。
本発明は２枚マスクとい５簡単な製造法で、光にも強い
ＴＰＴの製造方法を提供する。
ＴＰＴの製造方法を提供する。
上記目的を達成するため本発明におけるＴＰＴは下記記
載の工程により製造する。ゲート金属、ゲート絶縁膜、
半導体膜を積層して成膜し第１のマスクでパタン化する
工程と、このゲート金属を実体酸化し酸化膜を形成する
工程と、半導体膜と酸化膜の上にソース・ドレイン層を
成膜し第２のマスクでパタン化する工程とを有する事を
特徴とする。
載の工程により製造する。ゲート金属、ゲート絶縁膜、
半導体膜を積層して成膜し第１のマスクでパタン化する
工程と、このゲート金属を実体酸化し酸化膜を形成する
工程と、半導体膜と酸化膜の上にソース・ドレイン層を
成膜し第２のマスクでパタン化する工程とを有する事を
特徴とする。
第１図に本発明のＴＰＴの製造方法の実施例を示す。
まず第１図囚に示すように、基板１上にＴａ、Ｔ ａＮ
ｘ、Ｍｏ、ＭｏＳｉｘ、ｋｌ等のスパッタリング法や真
空蒸着法によって５Ｑｎｍから５００ｎｍの厚さのゲー
ト金属２を形成する。その後プラズマＣＶＤ法やスパッ
タリング法によって１１００ｎから５ＱＱｎｍの厚さの
ＳｉＮｘ。
ｘ、Ｍｏ、ＭｏＳｉｘ、ｋｌ等のスパッタリング法や真
空蒸着法によって５Ｑｎｍから５００ｎｍの厚さのゲー
ト金属２を形成する。その後プラズマＣＶＤ法やスパッ
タリング法によって１１００ｎから５ＱＱｎｍの厚さの
ＳｉＮｘ。
３ｉＱｘ、 ＴａＱｘ等のゲート絶縁膜３を形成する。
さらにその後プラズマＣＶＤ法等によって真性アモルフ
ァスシリコン（ａ−３ｉ）等のチャネル層４とドープさ
れたａ−３ｉ等の半導体膜オーミックコンタクト層５と
からなる半導体膜９を順次積層する。その後節１のマス
クを用いて、半導体膜オーミックコンタクト層５、チャ
ネル層４、ゲート絶縁膜６、ゲート金属２をパタン化す
る。
ァスシリコン（ａ−３ｉ）等のチャネル層４とドープさ
れたａ−３ｉ等の半導体膜オーミックコンタクト層５と
からなる半導体膜９を順次積層する。その後節１のマス
クを用いて、半導体膜オーミックコンタクト層５、チャ
ネル層４、ゲート絶縁膜６、ゲート金属２をパタン化す
る。
次に第１図（Ｂ）に示すように、ゲート金属２を実体酸
化し酸化膜６を形成する。
化し酸化膜６を形成する。
実体酸化し酸化膜６を形成する手段の第１の実施例は陽
極酸化法である。ゲート金属２としてＴａ、ＭｏＳｉｘ
等を用い第１図（Ａ）を用いて説明した工程の後にクエ
ン酸等で陽極酸化して酸化膜６を形成する。
極酸化法である。ゲート金属２としてＴａ、ＭｏＳｉｘ
等を用い第１図（Ａ）を用いて説明した工程の後にクエ
ン酸等で陽極酸化して酸化膜６を形成する。
実体酸化し酸化膜６を形成する手段の第２の実施例は熱
酸化法である。ゲート金属２としてＴａ、Ａ７！、ＭＯ
ｌＭ ｏ Ｓ ｉ ｘ等を用い第１図囚を用いて説明し
た工程の後に温度４００°Ｃ〜５００’Ｃの大気、酸素
、水蒸気雰囲気中で熱酸化して酸化膜６を形成する。こ
の熱酸化工程において、ａ −Ｓｉからなる半導体膜９
表面がわずかに酸化されるので、この半導体膜９表面の
酸化膜をエツチング除去する。半導体膜９表面の酸化膜
の厚さは、ゲート金属２の酸化膜６に比較して極端に薄
いため、上述のエツチングにてゲート金属２の酸化膜６
はわずかにエツチングされるだけである。
酸化法である。ゲート金属２としてＴａ、Ａ７！、ＭＯ
ｌＭ ｏ Ｓ ｉ ｘ等を用い第１図囚を用いて説明し
た工程の後に温度４００°Ｃ〜５００’Ｃの大気、酸素
、水蒸気雰囲気中で熱酸化して酸化膜６を形成する。こ
の熱酸化工程において、ａ −Ｓｉからなる半導体膜９
表面がわずかに酸化されるので、この半導体膜９表面の
酸化膜をエツチング除去する。半導体膜９表面の酸化膜
の厚さは、ゲート金属２の酸化膜６に比較して極端に薄
いため、上述のエツチングにてゲート金属２の酸化膜６
はわずかにエツチングされるだけである。
次に第１図（Ｃ）に示すように、半導体膜オーミックコ
ンタクト層５と酸化膜６の上にソース・ドレイン層８を
成膜し第２のマスクでパタン化する。
ンタクト層５と酸化膜６の上にソース・ドレイン層８を
成膜し第２のマスクでパタン化する。
ソース・ドレイン層８としては透過型ディスプレーでは
透明導電膜である例えばＩＴＯを用いる。
透明導電膜である例えばＩＴＯを用いる。
成膜法としてはスパッタリング法、真空蒸着法等で行な
い、膜厚は５Ｑｎｍから４００ｎｆＴ’ｌとする。
い、膜厚は５Ｑｎｍから４００ｎｆＴ’ｌとする。
本実施例では第２のマスクでソース・ドレイン層８がパ
タン化された後同一のパタンで半導体膜オーミックコン
タクト層５もパタン化されている。
タン化された後同一のパタンで半導体膜オーミックコン
タクト層５もパタン化されている。
以上の実施例で明らかな如く、本発明では２枚マスク工
程という極めて簡単な工程で、従来例と比べ非常に光に
も強いＴＰＴの製造方法を提供することが可能となる。
程という極めて簡単な工程で、従来例と比べ非常に光に
も強いＴＰＴの製造方法を提供することが可能となる。
第１図へ）〜（Ｃ）は本発明の薄膜トランジスタの製造
方法を工程順に示す断面図、第２図および第３図は従来
例における薄膜トランジスタの製造方法を示す断面図で
ある。 １・・・・・・基板、 ２・・・・・・ゲート金属、 ６・・・・・・ゲート絶縁膜、 ４・・・・・・チャネル層、 ５・・・・・・オーミックコンタクト層、６・・・・・
・酸化膜、 ７・・・・・・オーミックコンタクト層、８・・・・・
・ソース・トンイン層、 ９・・・・・・半導体膜。 第３図 ム
方法を工程順に示す断面図、第２図および第３図は従来
例における薄膜トランジスタの製造方法を示す断面図で
ある。 １・・・・・・基板、 ２・・・・・・ゲート金属、 ６・・・・・・ゲート絶縁膜、 ４・・・・・・チャネル層、 ５・・・・・・オーミックコンタクト層、６・・・・・
・酸化膜、 ７・・・・・・オーミックコンタクト層、８・・・・・
・ソース・トンイン層、 ９・・・・・・半導体膜。 第３図 ム
Claims (5)
- （１）ゲート金属、ゲート絶縁膜、半導体膜を順次積層
して成膜し第１のマスクでパタン化する工程と、該ゲー
ト金属を実体酸化し酸化膜を形成する工程と、該半導体
膜と酸化膜の上にソース・ドレイン層を成膜し第２のマ
スクでパタン化する工程とを少なくとも有する事を特徴
とする薄膜トランジスタの製造方法。 - （２）半導体膜はチャネル層と半導体膜オーミックコン
タクト層との積層構造を有し、第２のマスクでソース・
ドレイン層がパタン化された後同一のパタンで該半導体
膜オーミックコンタクト層もパタン化される事を特徴と
する請求項１記載の薄膜トランジスタの製造方法。 - （３）ゲート金属を実体酸化し酸化膜を形成する手段は
陽極酸化法である事を特徴とする請求項１記載の薄膜ト
ランジスタの製造方法。 - （４）ゲート金属を実体酸化し酸化膜を形成する手段は
熱酸化法である事を特徴とする請求項１記載の薄膜トラ
ンジスタの製造方法。 - （５）半導体膜はアモルファスＳｉである事を特徴とす
る請求項１記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12569289A JPH02304938A (ja) | 1989-05-19 | 1989-05-19 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12569289A JPH02304938A (ja) | 1989-05-19 | 1989-05-19 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02304938A true JPH02304938A (ja) | 1990-12-18 |
Family
ID=14916337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12569289A Pending JPH02304938A (ja) | 1989-05-19 | 1989-05-19 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02304938A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600153A (en) * | 1994-10-07 | 1997-02-04 | Micron Technology, Inc. | Conductive polysilicon lines and thin film transistors |
| US5804838A (en) * | 1995-05-26 | 1998-09-08 | Micron Technology, Inc. | Thin film transistors |
| US6204521B1 (en) | 1998-08-28 | 2001-03-20 | Micron Technology, Inc. | Thin film transistors |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61185724A (ja) * | 1985-02-13 | 1986-08-19 | Sharp Corp | 薄膜トランジスタの製造方法 |
| JPH0258347B2 (ja) * | 1982-11-05 | 1990-12-07 | Sankyo Gokin Chuzosho Kk |
-
1989
- 1989-05-19 JP JP12569289A patent/JPH02304938A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258347B2 (ja) * | 1982-11-05 | 1990-12-07 | Sankyo Gokin Chuzosho Kk | |
| JPS61185724A (ja) * | 1985-02-13 | 1986-08-19 | Sharp Corp | 薄膜トランジスタの製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600153A (en) * | 1994-10-07 | 1997-02-04 | Micron Technology, Inc. | Conductive polysilicon lines and thin film transistors |
| US5658807A (en) * | 1994-10-07 | 1997-08-19 | Micron Technology, Inc. | Methods of forming conductive polysilicon lines and bottom gated thin film transistors |
| US5670794A (en) * | 1994-10-07 | 1997-09-23 | Micron Technology, Inc. | Thin film transistors |
| US5985702A (en) * | 1994-10-07 | 1999-11-16 | Micron Technology, Inc, | Methods of forming conductive polysilicon lines and bottom gated thin film transistors, and conductive polysilicon lines and thin film transistors |
| US5804838A (en) * | 1995-05-26 | 1998-09-08 | Micron Technology, Inc. | Thin film transistors |
| US6204521B1 (en) | 1998-08-28 | 2001-03-20 | Micron Technology, Inc. | Thin film transistors |
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