JPH02306637A - 電荷転送デバイスを含む半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体装置およびその製造方法に関し、特に
電荷転送デバイスと、バイポーラトランジスタと、ＭＯ
ＳＦＥＴとを同一チップ上に形成した電荷転送デバイス
を含む半導体装置およびその製造方法に関する。

（従来の技術） 従来、電荷転送デバイスのひとつであるＣＣＤは、ｎチ
ャネル型ＭＯＳＦＥＴと共に１チツプ上に形成されてい
る。このような、ＣＯＤと共に形成されているｎチャネ
ル型ＭＯＳＦＥＴは、ＣＣＤディレィラインとＣＯＤ駆
動回路、サンプルホールド回路、出力回路、クロックド
ライバー回路等を構成している。また、その電源電圧は
、１２ｖ１あるいは９ｖ仕様でありた。最近では、低消
費電力化に伴い、ＭＯＳＦＥＴのＣＭＯ８化、また、同
時に、別チップ上に形成されているバイポーラＩＣと電
源電圧を揃えるために、電源電圧の５Ｖ化が行なわれて
いる。

しかしながら、電源電圧が５ｖ仕様と低くなってくると
、従来の１２Ｖ、９Ｖ仕様に比較し、ＭＯＳＦＥＴで構
成されているサンプルホールド回路や、出力回路等のオ
ペアンプの出力の直線性が悪くなる。オペアンプの出力
の直線性が悪くなると、ダイソートテスト時において、
特性不良により、歩留りが落ちてしまう。

また、ＣＣｐを用いたＣＣＤディレィラインにおいては
、周知の如く、信号を遅らせる機能のみであり、この信
号を処理する回路は、はとんどが別チップ上に形成され
ているバイポーラＩＣとなっている。

ここで、ＣＣＤと、バイポーラトランジスタとを同一チ
ップ上に形成し、例えばＭＯＳＦＥＴにより形成されて
いるサンプルホールド回路や、出力回路等のオペアンプ
を、動作の速いバイポーラトランジスタに置換えれば、
出力特性の直線性が悪かった点を改善でき、歩留りの向
上、・および高性能化が可能となる。さらに、ＣＣＤの
信号を処理するバイポーラＩＣをも同一チップ上に形成
すれば、スペースメリット、製造コストダウン、機能拡
大、およびシステムの簡略化を達成することができる。

ところが、ＣＯＤが存在していることにより、このＣＣ
Ｄの電荷転送における転送りロックの漏れ等が原因で、
ＣＣＤと、バイポーラトランジスタとを同一チップ上に
存在させることが困難であった。これは、バイポーラト
ランジスタが、上記転送りロックの漏れの影響を著しく
受け、その特性に悪影響を及し、製品としての信頼性が
不充分となってしまうためである。

（発明が解決しようとする課題） この発明は上記のような点に鑑み為されたもので、電荷
転送デバイスと、バイポーラトランジスタとを同一チッ
プ上に、製品としての信頼性を低下させることなく存在
させることを可能とする。

そして、これらが共存している電荷転送デバイスを含む
半導体装置において、上記転送デバイスにあっては、基
板濃度の変動による特性変動、特性劣化をなくし、信頼
性の向上を達成する。さらに、電荷転送デバイスを含む
半導体装置内部のオペアンプを、バイポーラトランジス
タに置き換えることにより、このオペアンプの出力の直
線性を向上させ、電荷転送デバイスを含む半導体装置の
歩留りの向上、および高性能化を達成する。さらに、電
荷転送デバイスの信号を処理するバイポーラＩＣをも同
一チップ上に混在させることにより、電荷転送デバイス
を含む半導体装置の機能を拡大し、システムの簡略化を
も可能とする電荷転送デバイスを含む半導体装置および
その製造方法を提供することを目的とする。

［発明の構成コ （課題を解決するための手段） この発明による電荷転送デバイスを含む半導体装置によ
れば、電荷転送デバイスと、バイポーラトランジスタと
、ＭＯＳＦＥＴとを同一チップ上に形成し、上記電荷転
送デバイスの周囲がｎ型領域で囲まれてなる電荷転送デ
バイスを含む半導体装置において、上記バイポーラトラ
ンジスタ、およびＭＯＳＦＥＴ形成領域に設けられる第
１、第２のｎ型埋込層の、装置表面からの深さより、電
荷転送デバイス形成領域に設けられる第３のｎ型埋込層
の、装置表面からの深さの方が深く設定されていること
を特徴とする。

また、もう一つの電荷転送デバイスを含む半導体装置に
よれば、半導体基板上の電荷転送デバイス形成領域に形
成された第１のｎ型埋込層と、この第１のｎ型埋込層が
形成されたｐ型半導体基板上に形成された第１のｐ型エ
ピタキシャル層と、この第１のｐ型エピタキシャル層上
のバイポーラトランジスタ形成領、域、およびｐチャネ
ル型ＭＯＳＦＥＴ形成領域に形成された少なくとも２個
の第２、第３のｎ型埋込層と、この第２、第３のｎ型埋
込層が形成された第１のｐ型エピタキシャル層上に形成
された第２のｐ型エピタキシャル層と、上記バイポーラ
トランジスタ形成領域、およびｐチャネル型ＭＯＳＦＥ
Ｔ形成領域に形成された第２、第３のｎ型埋込層に届く
ように上記第２のｐ型エピタキシャル層内に形成された
、少なくとも２個のｎ型ウェル領域と、これらの第１、
あるいは第２のｎ型ウェル領域内に、バイポーラトラン
ジスタ形成領域に形成されている第２、あるいは第３の
ｎ型埋込層に届くように、および上記電荷転送デバイス
形成領域周囲上の第１、第２のｐ型エピタキシャル層内
に上記第１のｎ型埋込層に届くように形成されたｎ型領
域と、上記第２、第３のｎ型ウェル領域にそれぞれ形成
されたバイポーラトランジスタ、およびｐチャネル型Ｍ
ＯＳＦＥＴと、第１、第２のｐ型エピタキシャル層の上
記ｎ型領域によって囲まれた領域に形成された電荷転送
デバイスと、上記バイポーラトランジスタ、ｐチャネル
型ＭＯＳＦＥＴ、および電荷転送デバイスの形成されて
いない上記第２のエピタキシャル層に形成されたｎチャ
ネル型ＭＯＳＦ−ＥＴとを具備することを特徴とする。

また、その製造方法は、半導体基板上の電荷転送デバイ
ス形成領域に第１のｎ型埋込層を形成する工程と、この
第１のｎ型埋込層が形成されたｐ型半導体基板上に第１
のｐ型エピタキシャル層を形成する工程と、この第１の
ｐ型エピタキシャル層上のバイポーラトランジスタ形成
領域、およびｐチャネル型ＭＯＳＦＥＴ形成領域に少な
くとも２個の第２、第３のｎ型埋込層を形成する工程と
、この第２、第３のｎ型埋込層が形成された第１のｐ型
エピタキシャル層上に第２のｐ型エピタキシャル層を形
成する工程と、上記バイポーラトランジスタ形成領域、
およびｐチャネル型ＭＯＳＦＥＴ形成領域に形成された
第２、第３のｎ型埋込層に届くように上記第２のｐ型エ
ピタキシャル層内に、少なくとも２個のｎ型ウェル領域
を形成する工程と、これらの第１、あるいは第２のｎ型
ウェル領域内に、バイポーラトランジスタ形成領域に形
成されている第２、あるいは第３のｎ型埋込層に届くよ
うに、および上記電荷転送デバイス形成領域周囲上の第
１、第２のｐ型エピタキシャル層内に、上記第１のｎ型
埋込層に届（ようにｎ型領域を形成する工程と、上記第
１、第２のｎ型ウェル領域にそれぞれバイポーラトラン
ジスタ、およびｐチャネル型ＭＯＳＦＥＴを形成、第１
、第２のｐ型エピタキシャル層の上記ｎ型領域によって
囲まれた領域に電荷転送デバイスを形成、上記バイポー
ラトランジスタ、ｐチャネル型ＭＯＳＦＥＴ、および電
荷転送デバイスの形成されていない上記第２のエピタキ
シャル層にｎチャネル型ＭＯＳＦＥＴを形成する工程と
を具備することを特徴とする。

（作用） 上記のような半導体装置にあっては、製品としての信頼
性を低下させることなく、電荷転送デバイスと、バイポ
ーラトランジスタとを同一チップ上に形成できる。そし
て、バイポーラトランジスタ、およびＭＯＳＦＥＴ形成
領域に設けられるｎ型埋込層の装置表面からの深さと、
電荷転送デバイス形成領域に設けられるｎ型埋込層の装
置表面からの深さとが、それぞれ異なっていることから
、これらのｎ型埋込層からのしみ出しによる不純物の、
装置表面からの基準深さへの到達時間が変わる。このこ
とから、ｎ型埋込層が深い位置に形成された領域に形成
される素子では、ｎ型埋込層からの不純物のしみ出しの
影響を抑制することができる。

また、その製造方法にあっては、第１のｎ型埋込層の形
成された半導体基板上に、第１のエピタキシャル層を形
成し、この第１のエピタキシャル層上に第２、第３のｎ
型埋込層を形成し、さらに第２のエピタキシャル層を形
成することにより、これらのｎ型埋込層の、装置表面か
らの深さを、それぞれ変えることができる。

（実施例） 以下、図面を参照して、この発明の一実施例に係わる電
荷転送デバイスを含む半導体装置およびその製造方法に
ついて説明する。

第１図（ａ）ないし第１図（ｉ）は、この発明の一実施
例に係わる電荷転送デバイスを含む半導体装置の製造方
法について、製造工程順に示した断面図である。

まず、第１図（ａ）に示すように、例えばｐ型半導体基
板（Ｐ−ｓｕｂ）１上に、図示しない酸化膜を形成し、
この酸化膜を、例えばホトレジストを用いた写真蝕刻法
により、第１の高濃度ｎ＋型埋込層パターンにパターニ
ングする。次に、こ　　゛の図示しない酸化膜による第
１の高濃度ｎ＋型埋込層パターンをマスクにして、例え
ばｎ型不純物であるアンチモン（Ｓ　ｂ）を気相拡散さ
せ、不純物濃度Ｉ　Ｘ　１０１９ｃｍ−３程度の第１の
高濃度ｎ＋型埋込層２を形成する。次に、図示しない上
記酸化膜を除去する。次に、全面に、例えばＣＶＤ法に
より、ｐ型の不純物として、ボロン（Ｂ）を、例えば１
’　Ｘ　１０　”ｃｍ−’程度含んだ第１のｐ型エピタ
キシャル層（１ｓｔＰ−ｅｐｉ）３を厚さ３〜５−程度
に形成する。次に、第１のｐ型エピタキシャル層３上に
、酸化膜５を形成し、この酸化膜５を、例えばホトレジ
ストを用いた写真蝕刻法により、第２、第３の高濃度ｎ
１型埋込層パターンにバターニングする。次に、酸化膜
５による第２、第３の高濃度ｎ＋型埋込層パターンをマ
スクにして、例えばｎ型不純物であるアンチモン（Ｓ　
ｂ）を気相拡散させ、不純物濃度１×１０１９ｃｍ１程
度の第２、第３の高濃度ｎ１型埋込層４を形成する。

次に、第１図（ｂ）に示すように、次に、前記酸化膜５
を除去する。次に、全面に、例えばＣＶＤ法、により、
ｐ型の不純物として、ボロン（Ｂ）を、例えばＩ　Ｘ　
１０１５ｃｔＶ３程度含んだ第２のｐ型エピタキシャル
層（２ｎｄＰ−ｅｐｉ）６を、厚さ３〜５μｍ程度、比
抵抗１０〜２０Ω・ａｍ程度に形成する。このとき、こ
の第２のｐ型エピタキシャル層６の不純物濃度は、ＣＯ
Ｄに最適な濃度に設定する。

次に、第１図（Ｃ）に示すように、第２のｐ型エピタキ
シャル層６上に、例えば熱酸化法により、熱酸化膜８を
形成する。次に、図示しないホトレジストを塗布し、写
真蝕刻法により、この図示しないホトレジストに、第１
、第２のｎ型ウェル領域パターンを形成する。次に、こ
の第１、第２のｎ型ウェル領域パターンが形成された図
示］７ないホトレジストをマスクに、例えばｎ型の不純
物であるリン（Ｐ）を、加速電圧１００ＫｅＶ、ドーズ
量２．　ＯＸ　１０１２ｃＩＩｌ−２の条件でイオン注
入する。

次に、このイオン注入されたリンを、例えば窒素雰囲気
中、温度１１００℃、５時間熱処理することにより、上
記第２、第３の高濃度ｎ゛型埋込層４に届くように、そ
れぞれ第１、第２のｎ型ウェル領域７を形成する。

次に、第１図（ｄ）に示すように、例えば図示しないホ
トレジストを塗布し、写真蝕刻法により、この図示しな
いホトレジストに、ｎｐｎ型バイポーラトランジスタの
コレクタ取り出し領域、および電荷転送デバイスとして
ＣＣＤ形成領域周囲に形成する高濃度ｎ＋型領領域パタ
ーン形成する。

次に、これらのパターンが形成された図示しないホトレ
ジストをマスクに、例えばｎ型不純物であるリンを、加
速電圧５０　ｋｅＶ、ドーズ量５．０×１０１５ａｍ−
２の条件でイオン注入する。次に、このイオン注入され
たリンを、例えば窒素雰囲気中、温度１１００℃、３０
分間熱処理することにより、上記第１の高濃度ｎ＋＋埋
込層２、および第２の高濃度ｎ＋＋埋込層２に届くよう
に、高濃度ｎ＋型領領域を形成する。

次に、第１図（ｅ）に示すように、前記酸化膜８を除去
する。次に、例えば公知であるＬＯＣＯ５法により、素
子分離領域として、膜厚の厚いフィールド酸化膜１０を
形成する。また、図示はしないが、フィールド酸化膜１
０形成前に、これが形成される領域に、反転防止用の不
純物として、基板（第２のエピタキシャル層６）と同じ
導電型、あるいは反対導電型の不純物をイオン注入して
も良い。

次に、第１図（ｆ）に示すように、上記フィールド酸化
膜によって分離された素子領域表面に、例えば熱酸化法
により、熱酸化膜１１を形成する。

この熱酸化膜１１は、ＣＣＤ形成領域では第１のゲート
酸化膜となり、ｎチャネル、およびｐチャネルＭＯＳＦ
ＥＴ形成領域では、ゲート酸化膜となる。次に、図示は
しないが、ＣＣＤ。

ｎチャネル型ＭＯ９ＦＥＴ、およびｐチャネル型ＭＯＳ
ＦＥＴに、所定のチャネルドープを行なう。

次に、全面に、例えばＣＶＤ法により、第１のポリシリ
コン層１２を形成し、例えば、図示しないホトレジスト
を用いた写真蝕刻法により、この第１のポリシリコン層
１２を、所定のＭＯＳＦＥＴのゲート、およびＣＣＤの
第１のゲートの形状にパターニングする。

次に、第１図（ｇ）に示すように、前記第１のポリシリ
コン層によるＭＯＳＦＥＴのゲート１２、およびＣＣＤ
の第１のゲート１２をマスクにして、例えばふり化アン
モニウム（ＮＨ４Ｆ）によるウェットエツチングにより
、前記熱酸化膜１１を部分的に除去する。そして、基板
（第２のエピタキシャル層６）を露出させる。

次に、第１図（ｈ）に示すように、バイポーラトランジ
スタ形成領域である第２のｎ型ウェル領域７内に、例え
ばｎ型不純物であるボロンをイオン注入、および拡散さ
せることにより、内部ベース領域２０を形成する。さら
に、前記露出した素子領域表面に、例えば熱酸化法によ
り、熱酸化膜１４を形成する。この熱酸化膜１４は、Ｃ
ＣＤ形成領域では第２のゲート酸化膜となるものである
。

このため、ＣＣＤ形成領域では、前熱酸化膜１１と同じ
膜厚となるように形成される。また、同時に、第１のポ
リシリコン層によるＭＯＳＦＥＴのゲート１２、および
ＣＣＤの第１のゲート１２の表面も酸化される。この酸
化された部分を、同図では酸化膜１３として図示する。

次に、全面に、例えばＣＶＤ法により、第２のポリシリ
コン層１５を形成し、例えば図示しないホトレジストを
用いた写真蝕刻法により、この第２のポリシリコン層１
５を、所定のＣＣＤの第２のゲートの形状にバターニン
グする。次に、例えば図示しないホトレジストを塗布し
、写真蝕刻法により、この図示しないホトレジストにバ
イポーラトランジスタのエミッタ領域パターンを形成す
る。次に、この図示しないホトレジストをマスクとして
、例えばｎ型不純物であるヒ素を、上記内部ベース領域
に対しイオン注入する。次に、このホトレジストを除去
し、再度、図示しないホトレジストを塗布し、今度は、
ｐチャネルＭＯ’５ＦＥＴのソース／ドレイン領域パタ
ーンを、これに形成する。次に、この図示しないホトレ
ジストをマスクとして、例えばｐ型不純物であるボロン
を、上記第３のｎ型ウェル領域に対しイオン注入する。

次に、このホトレジストを除去し、再度、図示しないホ
トレジストを塗布し、今度は、ｎチャネル型ＭＯＳＦＥ
Ｔのソース／ドレイン領域パターン、およびＣＣＤのソ
ース／ドレイン領域パターンを、これに形成する。次に
、この図示しないホトレジストをマスクとして、例えば
ｎ型不純物であるヒ素を、上記第２のエピタキシャル層
６に対しイオン注入する。

次に、このホトレジストを除去し、再度、図示しないホ
トレジストを塗布し、今度は、バイポーラトランジスタ
の外部ベース領域パターンを、これに形成する。次に、
この図示しないホトレジストをマスクとして、例えばｐ
型不純物であるボロンを、上記第２のウェル領域７に対
しイオン注入する。そして、それぞれ拡散させることに
より、ＣＣＤのｎ＋型ソース／ドレイン領域１７、バイ
ポーラトランジスタのｎ＋型エミッタ領域１９、および
ｐ＋梨型外ベース領域１８、ｎチャネル型ＭＯＳＦＥＴ
のｎ＋型ソース／ドレイン領域１７、並びにｐチャネル
型ＭＯＳＦＥＴのｐ＋型ソース／ドレイン領域１６を形
成する。

次に、第１図（ｉ）に示すように、全面に、層間絶縁膜
として、例えばＣＶＤ法により、ＣＶＤ酸化膜２１を形
成する。次に、例えば図示しないホトレジストを用いた
写真蝕刻法により、装置の所定の場所に対し、このＣＶ
Ｄ酸化膜２１を通してコンタクト孔を開孔する。次に、
全面に、例えばスパッタ法により、例えばアルミニウム
（ＡＩ）層２２を形成し、例えば図示しないホトレジス
トを用いた写真蝕刻法により、このアルミニウム層２２
を、所定の配線の形状にパターニングする。

以上のような、製造方法により、この発明の一１実施例
に係わる電荷転送デバイス（本実施例中では、Ｃ０Ｄ）
を含む半導体装置が製造される。

このような、電荷転送デバイスを含む半導体装置によれ
ば、ＣＯＤ、すなわち、電荷転送デバイ、スの周囲をｎ
型領域で囲み、このｎ型領域を適当な電位にバイアスす
ることにより、電荷転送デバイスのクロックの漏れが、
このｎ型領域に吸収される。よって、電荷転送デバイス
と、バイポーラトランジスタとを、製品としての信頼性
を低下させることなく、同一チップ上に形成することが
可能となる。

さらにＣＯＤ形成領域の第１のｎ＋型埋込層２の、装置
表面からの深さと、バイポーラトランジスタ、およびｐ
チャネル型ＭＯＳＦＥＴ形成領域の第２、第３のｎ＋型
埋込層４の、装置表面からの深さとが、それぞれ、異な
っている。本実施例では、前者の第１のｎ９型埋込層２
が、後者の第２、第３の０１型埋込層４より、装置表面
から深い位置に形成されている。このように、ｎ＋型埋
込層２が深い位置に形成されているので、例えばｎ型ウ
ェル領域７形成時の熱によって、上記ｎ゛型埋込層２か
ら不純物がしみ出したとしても、その影響は最小限に抑
制することができる。例えば、ｎ型ウェル領域７の形成
に要する時間では、ＣＣＤのチャネル領域（電荷転送領
域）まで不純物がしみ出さないように、上記ｎ＋型埋込
層２を形成する深さを設定しておく。このようにすれば
、このＣＣＤは、濃度の変動による特性変動や、特性劣
化がなくなり、常に安定した特性を持つことが可能とな
り、信頼性の向上か達成される。ＣＣＤの信頼性が向上
すると、これを含む半導体装置の信頼性も、当然向上す
る。また、製品出荷前のダイソートテストにあっては、
特性不良を起こす確率が減少することから、歩留りが向
上する。

また、この発明によれば、電荷転送デバイスと、バイポ
ーラトランジスタとを、装置の信頼性を損なうことなく
混載されている。そこで、従来、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ
にて構成されていた、サンプルホールド回路や、出力回
路等のオペアンプを、バイポーラトランジスタにより構
成することが可能となる。よって、オペアンプの出力の
直線性が改善できる。特に、電源電圧の５Ｖ化において
も、その直線性が劣化することがなくなる。この点から
も、特性不良を起こす確率は減少し、ダイソートテスト
時の歩留りが向上することはいうまでもない。

このような、電源電圧５Ｖ時の歩留りの例を示すと、例
えば従来のサンプルホールド回路や、出力回路等のオペ
アンプがＭＯＳＦＥＴで構成されていた場合、歩留りが
約７０％であった点が、バイポーラトランジスタに置き
換えることにより、約９０％まで改善することができる
、さらに、ＣＯＤの信頼性が向上したことにより、歩留
り、９０％以上を確保、達成できるようになる。したが
って、低価格、かつ信頼性の高い電荷転送デバイスを含
む半導体装置が提供されるようになる。

また、従来、別チップに形成されていたバイポーラＩＣ
をも同一チップ上に形成するので、スペースメリット、
製造コストダウン、および機能の拡大がなされ、システ
ムの簡略化も達成される。

さらに、別チップ同士を接続する配線がなくなることか
らも、歩留りが向上し、信頼性も向上する。

別チップ同士を接続する配線がなくなるということは、
同時にピン数削減を意味することになり、装置の微細化
がなされ、特に半導体装置パッケージの縮小化を図るこ
とが可能となる。

［発明の効果］ 以上説明したようにこの発明によれば、電荷転送デバイ
スと、バイポーラトランジスタとを同一チップ上に、製
品としての信頼性を低下させることなく存在させること
が可能となる。そして、これらが共存している電荷転送
デバイスを含む半導体装置において、上記転送デバイス
にあっては、基板濃度の変動による特性変動、特性劣化
がなくなり、信頼性が向上する。また、電荷転送デバイ
スを含む半導体装置内部のオペアンプを、バイポーラト
ランジスタに置き換えることが可能となり、このオペア
ンプの出力の直線性が向上でき、上記電荷転送デバイス
の信頼性向上とあわせて、一段の電荷転送デバイスを含
む半導体装置の歩留りの向上、および高性能化が達成さ
れる。さらに、電荷転送デバイスの信号を処理するバイ
ポーラＩＣをも同一チップ上に混在でき、電荷転送デバ
イスを含む半導体装置の機能の拡大なされ、システムの
簡略化をも可能となる、低価格、かつ信頼性の高い電荷
転送デバイスを含む半導体装置およびその製造方法が提
供される。

【図面の簡単な説明】

第１図（ａ）ないし第１図（ｉ）はこの発明の一実施例
に係わる半導体装置の製造方法を製造工程順に示した断
面図である。 １・・・ｐ型半導体基板、２・・・第１のｎ＋＋埋込層
、ｊ・・・第１のｐ型エピタキシャル層、４・・・第２
、第３のｎ＋＋埋込層、５・・・酸化膜、６・・・第２
のｐ型エピタキシャル層、７・・・第１、第２のｎ型ウ
ェル領域、８・・・酸化膜、９・・・ｎ＋型領領域１０
・・・フィールド酸化膜、１１・・・第１ゲート酸化膜
、１２・・・第１ポリシリコン層によるゲート、１３・
・・酸化膜、１４・・・第２ゲート酸化膜、１５・・・
第２ポリシリコン層によるゲート、１６・・・ｐ“型ソ
ース／ドレイン領域、１７・・・ｎ″″型ソース／ドレ
イン領域、１８・・・ｐ＋型外部ベース領域、１９・・
・ｎ＋＋エミッタ領域、２０・・・ｐ型内部ベース領域
、２１・・・ＣＶＤ酸化膜（層間絶縁膜）、２２・・・
アルミニウム配線。 出願人代理人　弁理士　鈴江武彦 第１図（９） 第１１１！！！（ｈ）

Claims (3)

【特許請求の範囲】
1. （１）電荷転送デバイスと、バイポーラトランジスタと
   、ＭＯＳＦＥＴとを同一チップ上に形成し、上記電荷転
   送デバイスの周囲がｎ型領域で囲まれてなる電荷転送デ
   バイスを含む半導体装置において、上記バイポーラトラ
   ンジスタ、およびＭＯＳＦＥＴ形成領域に設けられる第
   １、第２のｎ型埋込層の、装置表面からの深さより、電
   荷転送デバイス形成領域に設けられる第３のｎ型埋込層
   の、装置表面からの深さの方が深く設定されていること
   を特徴とする電荷転送デバイスを含む半導体装置。
2. （２）半導体基板上の電荷転送デバイス形成領域に形成
   された第１のｎ型埋込層と、この第１のｎ型埋込層が形
   成されたｐ型半導体基板上に形成された第１のｐ型エピ
   タキシャル層と、この第１のｐ型エピタキシャル層上の
   バイポーラトランジスタ形成領域、およびｐチャネル型
   ＭＯＳＦＥＴ形成領域に形成された少なくとも２個の第
   ２、第３のｎ型埋込層と、この第２、第３のｎ型埋込層
   が形成された第１のｐ型エピタキシャル層上に形成され
   た第２のｐ型エピタキシャル層と、上記バイポーラトラ
   ンジスタ形成領域、およびｐチャネル型ＭＯＳＦＥＴ形
   成領域に形成された第２、第３のｎ型埋込層に届くよう
   に上記第２のｐ型エピタキシャル層内に形成された、少
   なくとも２個のｎ型ウェル領域と、これらの第１、ある
   いは第２のｎ型ウェル領域内に、バイポーラトランジス
   タ形成領域に形成されている第２、あるいは第３のｎ型
   埋込層に届くように、および上記電荷転送デバイス形成
   領域周囲上の第１、第２のｐ型エピタキシャル層内に上
   記第１のｎ型埋込層に届くように形成されたｎ型領域と
   、上記第２、第３のｎ型ウェル領域にそれぞれ形成され
   たバイポーラトランジスタ、およびｐチャネル型ＭＯＳ
   ＦＥＴと、第１、第２のｐ型エピタキシャル層の上記ｎ
   型領域によって囲まれた領域に形成された電荷転送デバ
   イスと、上記バイポーラトランジスタ、ｐチャネル型Ｍ
   ＯＳＦＥＴ、および電荷転送デバイスの形成されていな
   い上記第２のエピタキシャル層に形成されたｎチャネル
   型ＭＯＳＦＥＴとを具備することを特徴とする電荷転送
   デバイスを含む半導体装置。
3. （３）半導体基板上の電荷転送デバイス形成領域に第１
   のｎ型埋込層を形成する工程と、この第１のｎ型埋込層
   が形成されたｐ型半導体基板上に第１のｐ型エピタキシ
   ャル層を形成する工程と、この第１のｐ型エピタキシャ
   ル層上のバイポーラトランジスタ形成領域、およびｐチ
   ャネル型ＭＯＳＦＥＴ形成領域に少なくとも２個の第２
   、第３のｎ型埋込層を形成する工程と、この第２、第３
   のｎ型埋込層が形成された第１のｐ型エピタキシャル層
   上に第２のｐ型エピタキシャル層を形成する工程と、上
   記バイポーラトランジスタ形成領域、およびｐチャネル
   型ＭＯＳＦＥＴ形成領域に形成された第２、第３のｎ型
   埋込層に届くように上記第２のｐ型エピタキシャル層内
   に、少なくとも２個のｎ型ウェル領域を形成する工程と
   、これらの第１、あるいは第２のｎ型ウェル領域内に、
   バイポーラトランジスタ形成領域に形成されている第２
   、あるいは第３のｎ型埋込層に届くように、および上記
   電荷転送デバイス形成領域周囲上の第１、第２のｐ型エ
   ピタキシャル層内に、上記第１のｎ型埋込層に届くよう
   にｎ型領域を形成する工程と、上記第１、第２のｎ型ウ
   ェル領域にそれぞれバイポーラトランジスタ、およびｐ
   チャネル型ＭＯＳＦＥＴを形成、第１、第２のｐ型エピ
   タキシャル層の上記ｎ型領域によって囲まれた領域に電
   荷転送デバイスを形成、上記バイポーラトランジスタ、
   ｐチャネル型ＭＯＳＦＥＴ、および電荷転送デバイスの
   形成されていない上記第２のエピタキシャル層にｎチャ
   ネル型ＭＯＳＦＥＴを形成する工程とを具備することを
   特徴とする電荷転送デバイスを含む半導体装置の製造方
   法。