JPH02307227A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02307227A JPH02307227A JP1129151A JP12915189A JPH02307227A JP H02307227 A JPH02307227 A JP H02307227A JP 1129151 A JP1129151 A JP 1129151A JP 12915189 A JP12915189 A JP 12915189A JP H02307227 A JPH02307227 A JP H02307227A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関する。
従来の半導体装置は、５１０２膜を通してのイオン注入
により活性ベース領域の形成を行ない、ＳｉＯ□膜をド
ライエツチングして多結晶シリコンを成長し、イオン注
入後熱拡散を行なうことによりエミッタ領域を形成する
方法が中心であった。
により活性ベース領域の形成を行ない、ＳｉＯ□膜をド
ライエツチングして多結晶シリコンを成長し、イオン注
入後熱拡散を行なうことによりエミッタ領域を形成する
方法が中心であった。
第３図（ａ）〜（ｅ）は従来の半導体装置の製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
まず、第３図（ａ）に示すように、Ｐ型シリコン基板１
の上にエピタキシャル層３を形成し、エピタキシャル層
３の表面を選択酸化して１μｍの厚さのフィールド酸化
膜３を形成し、素子形成領域を区画する。次に素子形成
領域の表面に０．２５μｍのする。
の上にエピタキシャル層３を形成し、エピタキシャル層
３の表面を選択酸化して１μｍの厚さのフィールド酸化
膜３を形成し、素子形成領域を区画する。次に素子形成
領域の表面に０．２５μｍのする。
次に、第３図（ｂ）に示すように、０．３５μｍの厚さ
の多結晶シリコン膜５を減圧ＣＶＤにより堆積し、グラ
フトベース形成領域上の多結晶シリコン膜５をＣＦ４等
のドライエツチングで選択的にエッチ６を加速エネルギ
ー７０ｋｅＶでイオン注入し、クラフトベース領域８を
選択的に設ける。
の多結晶シリコン膜５を減圧ＣＶＤにより堆積し、グラ
フトベース形成領域上の多結晶シリコン膜５をＣＦ４等
のドライエツチングで選択的にエッチ６を加速エネルギ
ー７０ｋｅＶでイオン注入し、クラフトベース領域８を
選択的に設ける。
次に、第３図（Ｃ）に示すように、多結晶シリコン膜５
を弗硝酸等のウェットエツチングで全面除去し、ホトレ
ジスト膜６をマスクにしてエミッタ形成領域の酸化シリ
コン膜４をＣＦ、等でドライエツチングする。
を弗硝酸等のウェットエツチングで全面除去し、ホトレ
ジスト膜６をマスクにしてエミッタ形成領域の酸化シリ
コン膜４をＣＦ、等でドライエツチングする。
次に、第３図（ｄ）に示すように、ホトレジスト膜１６
を除去し、減圧ＣＶＤにより多結晶シリコン膜１２を０
．２５μｍの厚さに堆積し、多結晶シリコン膜１２にヒ
素イオン１１を加速エネルギー７０ｋｅＶでイオン注入
する。
を除去し、減圧ＣＶＤにより多結晶シリコン膜１２を０
．２５μｍの厚さに堆積し、多結晶シリコン膜１２にヒ
素イオン１１を加速エネルギー７０ｋｅＶでイオン注入
する。
次に、第３図（ｅ）に示すにように、熱処理を行なうこ
とにより多結晶シリコン膜１２よりヒ素を活性ベース領
域１０内にドープしてエミッタ領域１４を形成する。
とにより多結晶シリコン膜１２よりヒ素を活性ベース領
域１０内にドープしてエミッタ領域１４を形成する。
上述した従来の半導体装置の製造方法は、活性ベース領
域が素子形成領域のフィールド酸化膜に整合して形成さ
れる為、フィールド酸化膜の端部でベース領域の深さが
浅くなり、又、そのあとにドライエツチングされる為、
さらにベース領域の幅がせまくなり、エミッタ・コレク
タ間でリークが生じやすいという欠点がある。
域が素子形成領域のフィールド酸化膜に整合して形成さ
れる為、フィールド酸化膜の端部でベース領域の深さが
浅くなり、又、そのあとにドライエツチングされる為、
さらにベース領域の幅がせまくなり、エミッタ・コレク
タ間でリークが生じやすいという欠点がある。
本発明の半導体装置の製造方法は、
（Ａ） Ｐ型半導体基板上にＮ型のエピタキシャル層
を形成し、前記エピタキシャル層の表面に選択的にフィ
ールド酸化膜を設けて素子形成領域を区画し、前記素子
形成領域の表面に酸化膜を形成する工程、 （８） 前記素子形成領域に選択的にＰ型不純物をイ
オン注入してグラフトベース領域を形成する工程； （Ｃ） 前記酸化膜を除去し、前記素子形成領域を含
む表面にＰ型不純物を含む第１の多結晶シリコン膜を形
成して熱処理により前記第１の多結晶シリコン膜中のＰ
型不純物を前記素子形成領域中に拡散させて活性ベース
領域を形成する工程、（Ｄ） 前記第１の多結晶シリ
コン膜にＮ型不純物を導入してＮ−型化した後前記第１
の多結晶シリコン膜を除去する工程、 （Ｂ） 前記素子形成領域を含む表面にＮ型不純物を
含む第２の多結晶シリコン膜を形成して熱処理により前
記第２の多結晶シリコン膜中のＮ型不純物を前記活性ベ
ース領域に拡散させてエミッタ領域を形成する工程。
を形成し、前記エピタキシャル層の表面に選択的にフィ
ールド酸化膜を設けて素子形成領域を区画し、前記素子
形成領域の表面に酸化膜を形成する工程、 （８） 前記素子形成領域に選択的にＰ型不純物をイ
オン注入してグラフトベース領域を形成する工程； （Ｃ） 前記酸化膜を除去し、前記素子形成領域を含
む表面にＰ型不純物を含む第１の多結晶シリコン膜を形
成して熱処理により前記第１の多結晶シリコン膜中のＰ
型不純物を前記素子形成領域中に拡散させて活性ベース
領域を形成する工程、（Ｄ） 前記第１の多結晶シリ
コン膜にＮ型不純物を導入してＮ−型化した後前記第１
の多結晶シリコン膜を除去する工程、 （Ｂ） 前記素子形成領域を含む表面にＮ型不純物を
含む第２の多結晶シリコン膜を形成して熱処理により前
記第２の多結晶シリコン膜中のＮ型不純物を前記活性ベ
ース領域に拡散させてエミッタ領域を形成する工程。
を含むことを特徴とする半導体装置の製造方法。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｆ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
に、Ｎ型エピタキシャル層２の表面を選択酸化してフィ
ールド酸化膜３を１μｍの厚さに形成し、素子形成領域
を区画する。次に、素子形成領域の表面に０．２５μｍ
の厚さの酸化シリコン膜４を形成する。
ールド酸化膜３を１μｍの厚さに形成し、素子形成領域
を区画する。次に、素子形成領域の表面に０．２５μｍ
の厚さの酸化シリコン膜４を形成する。
次に、第１図ら）に示すように全面に多結晶シリコン膜
５を減圧ＣＶＤにより０．３５μｍの厚さに堆積し、グ
ラフトベース形成領域上の多結晶シリコン膜５をＣＦ、
等のドライツチングで選択的にエンチング除去し、多結
晶シリコン膜５をマスクにして、８１０２膜を通してホ
ウ素イオン６を加速エネルギー７０ｋｅＶでイオン注入
し、クラフトベース領域７を形成する。
５を減圧ＣＶＤにより０．３５μｍの厚さに堆積し、グ
ラフトベース形成領域上の多結晶シリコン膜５をＣＦ、
等のドライツチングで選択的にエンチング除去し、多結
晶シリコン膜５をマスクにして、８１０２膜を通してホ
ウ素イオン６を加速エネルギー７０ｋｅＶでイオン注入
し、クラフトベース領域７を形成する。
次に、第１図（Ｃ）に示すように、多結晶シリコン膜５
を弗硝酸等のウェットエツチングで除去し、酸化シリコ
ン膜４を弗酸等のウェットエツチングで除去して素子形
成領域の表面を露出する。次に全面に多結晶シリコン膜
８を約０．２５μｍの厚さに堆積し、ホウ素イオン９を
加速エネルギー４ＱｋｅＶでイオン注入して多結晶シリ
コン腹膜８の内部にドープする。
を弗硝酸等のウェットエツチングで除去し、酸化シリコ
ン膜４を弗酸等のウェットエツチングで除去して素子形
成領域の表面を露出する。次に全面に多結晶シリコン膜
８を約０．２５μｍの厚さに堆積し、ホウ素イオン９を
加速エネルギー４ＱｋｅＶでイオン注入して多結晶シリ
コン腹膜８の内部にドープする。
次に、第１図（ｄ）に示すように、熱拡散により多結晶
シリコン膜８より不純物を拡散させて素子形成領域の表
面に活性ベース領域１０を形成する。次に多結晶シリコ
ン膜８の内部にヒ素イオン１１を５０ｋｅＶでイオン注
入し、多結晶シリコン膜８をＮ−型する。
シリコン膜８より不純物を拡散させて素子形成領域の表
面に活性ベース領域１０を形成する。次に多結晶シリコ
ン膜８の内部にヒ素イオン１１を５０ｋｅＶでイオン注
入し、多結晶シリコン膜８をＮ−型する。
次に、第１図（ｅ）に示すように、Ｎ−型化した多結晶
シリコン膜８をヒドラジンエツチングにより除去する。
シリコン膜８をヒドラジンエツチングにより除去する。
ここで、６０℃ＩＰＡ２０％入りのヒドラジンでのＮ−
型多結晶シリコン膜のエツチングレートは約Ｑ、 ｌ
μｍ／ｒｎｉｎ、 Ｐ”およびＰ−型多結晶シリコン膜
のエツチングレートは＝ （１７１ｍ／ｌｌ１ｌｎ＜ｌ
ｌｌ＞面Ｐ−型単結晶シリコン膜のエツチングレートは
＝Ｏｎｍ／ｍ ｉ ｎである為、Ｎ−型多結晶シリコン
膜の選択エッチが可能となり、フィールド酸化膜３の端
部ノヘース領域幅の縮減を抑えてエミッタコレククより
０．２５μｍの厚さに堆積し、ヒ素イオン１３を加速エ
ネルギー７０ｋｅＶでイオン注入する。
型多結晶シリコン膜のエツチングレートは約Ｑ、 ｌ
μｍ／ｒｎｉｎ、 Ｐ”およびＰ−型多結晶シリコン膜
のエツチングレートは＝ （１７１ｍ／ｌｌ１ｌｎ＜ｌ
ｌｌ＞面Ｐ−型単結晶シリコン膜のエツチングレートは
＝Ｏｎｍ／ｍ ｉ ｎである為、Ｎ−型多結晶シリコン
膜の選択エッチが可能となり、フィールド酸化膜３の端
部ノヘース領域幅の縮減を抑えてエミッタコレククより
０．２５μｍの厚さに堆積し、ヒ素イオン１３を加速エ
ネルギー７０ｋｅＶでイオン注入する。
次に、第１図（ｆ）に示すように、熱処理により多結晶
シリコン膜１２よりヒ素を活性ベース領域１０内に拡散
してエミッタ領域１４を形成する。
シリコン膜１２よりヒ素を活性ベース領域１０内に拡散
してエミッタ領域１４を形成する。
第２図（ａ）〜（ｆ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
第２図（ａ）に示すように、Ｐ型シリコン基板１の上に
Ｎ型エピタキシャル層２を形成し、エピタキシャル層２
の表面を選択酸化してフィールド酸化膜３を１μｍの厚
さに形成して素子形成領域を区画する。次に、素子形成
領域の表面に０．２μｍの厚さの酸化シリコン膜を形成
した後、０．２５μｍの厚さの酸化シリコン膜を弗酸等
のウェットエツチングで除去する。
Ｎ型エピタキシャル層２を形成し、エピタキシャル層２
の表面を選択酸化してフィールド酸化膜３を１μｍの厚
さに形成して素子形成領域を区画する。次に、素子形成
領域の表面に０．２μｍの厚さの酸化シリコン膜を形成
した後、０．２５μｍの厚さの酸化シリコン膜を弗酸等
のウェットエツチングで除去する。
次に、第２図（ｂ）に示すように、多結晶シリコン膜５
を減圧ＣＶＤにより０．２５μｍの厚さに堆積し、ホウ
素イオン６を加速エネルギー４０ｋｅＶでイオン注入し
、多結晶シリコン膜５の内部にドープする。
を減圧ＣＶＤにより０．２５μｍの厚さに堆積し、ホウ
素イオン６を加速エネルギー４０ｋｅＶでイオン注入し
、多結晶シリコン膜５の内部にドープする。
次に、第２図（Ｃ）に示すように、ＣＶＤ法により全面
に酸化シリコン膜１５を０．５μｍの厚さ堆積して選択
的にエツチングし、グラフトベース形成領域を開孔し、
ホウ素イオン９を加速エネルギー４０ｋｅｖでイオン注
入し、多結晶シリコン膜５の内部に部分的にドープする
。
に酸化シリコン膜１５を０．５μｍの厚さ堆積して選択
的にエツチングし、グラフトベース形成領域を開孔し、
ホウ素イオン９を加速エネルギー４０ｋｅｖでイオン注
入し、多結晶シリコン膜５の内部に部分的にドープする
。
次に、第２図（ｄ）に示すように、多結晶シリコン膜５
より不純物を同時に熱処理して活性ベース領域１０とグ
ラフトベース領域７を形成する。
より不純物を同時に熱処理して活性ベース領域１０とグ
ラフトベース領域７を形成する。
次に、第２図（ｅ）に示すように、酸化シリコン膜１３
を除去した後、多結晶シリコン膜５にヒ素イオンを加速
エネルギー５ＱｋｅＶでイオン注入し、Ｎ−型多結晶シ
リコン膜に変え、ヒドラジンエツチングにより除去する
。
を除去した後、多結晶シリコン膜５にヒ素イオンを加速
エネルギー５ＱｋｅＶでイオン注入し、Ｎ−型多結晶シ
リコン膜に変え、ヒドラジンエツチングにより除去する
。
次に、第２図（ｆ）に示すように、多結晶／リコン膜１
１を減圧ＣＶＤにより０．２５μｍの厚さに形成し、ヒ
素イオンを約７０ｋｅＶの加速のエネルギーでイオン注
入し、熱拡散によりエミッタ領域１４を形成する。
１を減圧ＣＶＤにより０．２５μｍの厚さに形成し、ヒ
素イオンを約７０ｋｅＶの加速のエネルギーでイオン注
入し、熱拡散によりエミッタ領域１４を形成する。
この実施例では、グラフトベース領域７と活性ベース領
域１０とを同じ多結晶シリコン膜５からの熱拡散により
行なっている為、工程が簡略化され、かつ単結晶シリコ
ン中のイオン注入によるダメージを少なくできるという
利点がある。
域１０とを同じ多結晶シリコン膜５からの熱拡散により
行なっている為、工程が簡略化され、かつ単結晶シリコ
ン中のイオン注入によるダメージを少なくできるという
利点がある。
以上説明したように本発明は、連中ヰ＝笑雫罹化膜端部
のベース幅と活性ベース中央部のベース幅との差を小さ
くし、又、多結晶シリコン膜にＮ型不純物をイオン注入
してＮ−型化した後に多結晶シリコン層をヒドラジンエ
ッチで除去することによりフィールド酸化膜の端部の過
剰エツチングを防止してエミッタ・コレツク間のリーク
電流を防止し、トランジスタの信頼性を向上させるとい
う効果を有する。
のベース幅と活性ベース中央部のベース幅との差を小さ
くし、又、多結晶シリコン膜にＮ型不純物をイオン注入
してＮ−型化した後に多結晶シリコン層をヒドラジンエ
ッチで除去することによりフィールド酸化膜の端部の過
剰エツチングを防止してエミッタ・コレツク間のリーク
電流を防止し、トランジスタの信頼性を向上させるとい
う効果を有する。
第２図（ａ）〜（ｆ）は、本発晶２の実施例を説明する
ための工程順に示した半導体チップの断面図、第３図（
ａ）〜（ｅ）は、従来の半導体装置の製造方法を説明す
るための工程順に示した半導体チップの断面図である。
ための工程順に示した半導体チップの断面図、第３図（
ａ）〜（ｅ）は、従来の半導体装置の製造方法を説明す
るための工程順に示した半導体チップの断面図である。
１・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ型
エピタキシャル層、３・・・・・・フィールド酸化膜、
４・・・・・・酸化シリコン膜、５・・・・・・多結晶
シリコン膜、６・・・・・・ホウ素イオン、７・・・・
・・グラフトベース領域、８・・・・・・多結晶ンリコ
ン膜、９・・・・・・ホウ素イオン、１０・・・・・・
活性ベース領域、１１・・・・・・ヒ素イオン、１２・
・・・・・多結晶シリコン膜、１３・・・・・・ヒ素イ
オン、１４・・・・・・エミッタ領域、１５・・・・・
・酸化シリコン膜、１６・・・・・・ホトレジスト膜。
エピタキシャル層、３・・・・・・フィールド酸化膜、
４・・・・・・酸化シリコン膜、５・・・・・・多結晶
シリコン膜、６・・・・・・ホウ素イオン、７・・・・
・・グラフトベース領域、８・・・・・・多結晶ンリコ
ン膜、９・・・・・・ホウ素イオン、１０・・・・・・
活性ベース領域、１１・・・・・・ヒ素イオン、１２・
・・・・・多結晶シリコン膜、１３・・・・・・ヒ素イ
オン、１４・・・・・・エミッタ領域、１５・・・・・
・酸化シリコン膜、１６・・・・・・ホトレジスト膜。
代理人 弁理士 内 原 晋
男 ７ 図
第１図
第３図
第３図
Claims (1)
- 【特許請求の範囲】 （Ａ）Ｐ型半導体基板上にＮ型のエピタキシャル層を形
成し、前記エピタキシャル層の表面に選択的にフィール
ド酸化膜を設けて素子形成領域を区画し、前記素子形成
領域の表面に酸化膜を形成する工程、 （Ｂ）前記素子形成領域に選択的にＰ型不純物をイオン
注入してグラフトベース領域を形成する工程、 （Ｃ）前記酸化膜を除去し、前記素子形成領域を含む表
面にＰ型不純物を含む第１の多結晶シリコン膜を形成し
て熱処理により前記第１の多結晶シリコン膜中のＰ型不
純物を前記素子形成領域中に拡散させて活性ベース領域
を形成する工程、（Ｄ）前記第１の多結晶シリコン膜に
Ｎ型不純物を導入してＮ＾−型化した後前記第１の多結
晶シリコン膜を除去する工程、 （Ｅ）前記素子形成領域を含む表面にＮ型不純物を含む
第２の多結晶シリコン膜を形成して熱処理により前記第
２の多結晶シリコン膜中のＮ型不純物を前記活性ベース
領域に拡散させてエミッタ領域を形成する工程、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1129151A JPH02307227A (ja) | 1989-05-22 | 1989-05-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1129151A JPH02307227A (ja) | 1989-05-22 | 1989-05-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02307227A true JPH02307227A (ja) | 1990-12-20 |
Family
ID=15002402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1129151A Pending JPH02307227A (ja) | 1989-05-22 | 1989-05-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02307227A (ja) |
-
1989
- 1989-05-22 JP JP1129151A patent/JPH02307227A/ja active Pending
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